西安邮电学院数电eda实验 仿真
西安邮电大学数字电路课程设计实验报告多路彩灯
西安邮电学院数字电路课程设计报告书——多路彩灯控制器系部名称：学生姓名：专业名称：班级：实习时间：一、实验目的：根据知识掌握情况和兴趣选择题目，给出功能设计方案，插接、调试电路，完成要求的任务，达到巩固和应用“电子技术基础”和“数字电路与逻辑设计”课程基本理论和方法，初步掌握模拟与数字电路系统设计基本方法的目的。
二、实验要求：设计一个4路移存型彩灯控制器，彩灯用发光二极管LED模拟，具体要求如下：1、能演示三种花型，花型自拟。
2、选作：彩灯明暗变换节拍为1.0s和0.5s，两种节拍交替运行。
三、实验元件：555定时器 1个74194 2个74161 2个7404 2个电阻150kΩ 1个电阻4.7 kΩ 1个电容4.7uF 1个电容0.1 uF 1个四、总体方案的设计：经过分析问题及初步的整体思考，设计方案如下：整体功能的实现需要以下三个模块来实现：花型的演示及控制模块，节拍控制模块，时钟信号的产生。
时钟信号的产生由一个555多频振荡器来实现，花型的演示由两个74194（双向移位寄存器）来实现，花型的控制功能由两个74161（四位二进制同步计数器）。
花型演示电路花型控制节拍控制电路花型控制节拍控制电路五、单元电路的设计：1，时钟信号一片555加上电容及电阻实现电容：4.7μf 0.01μf电阻：150 kΩ 4.7 kΩR 4DC7Q 3G N D1V C C8TR 2TH6CV5U1555R1150kR24.7kC10.1ufC24.7ufD 03D 14D 25D 36Q 015Q 114Q 213Q 312D 03D 14D 25D 36S R 2S L 7C L K 11S 09S 110M R1Q 015Q 114Q 213Q 312U774194D 03Q 014D 14Q 113D 25Q 212D 36Q 311R C O15E N P 7E N T 10C L K 2L O A D 9M R1U474161D 03Q 01441312U2:A74041312U2:D74041110U2:E740498U2:F 740412U3:A740434U3:B 7404D1LED-REDD2LED-REDD3LED-REDD4LED-REDD5LED2,花型控制电路花型控制电路可利用74194移存器作为彩灯演示电路用两个74161来作为花型控制电路。
西安电子科技大学EDA实验报告
EDA大作业及实验报告实验一：QUARTUS Ⅱ软件使用及组合电路设计仿真实验目的：学习QUARTUS Ⅱ软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容；实验内容：1.四选一多路选择器的设计首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤，给出仿真波形。
步骤：（1）建立工作库文件夹和编辑设计文件；（2）创建工程；（3）编译前设置；（4）全程编译；（5）时序仿真；（6）应用RTL电路图观测器（可选择）实验程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(S10:IN STD_LOGIC_VECTOR(1 DOWNTO 0);A,B,C,D:IN STD_LOGIC;Q:OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE bhv OF mux41 ISBEGINPROCESS(A,B,C,D,S10)BEGINIF S10="00" THENQ<=A;ELSIF S10="01" THENQ<=B;ELSIF S10="10" THENQ<=C;ELSEQ<=D;END IF;END PROCESS;END bhv;波形仿真如图：其中，分别设置A,B,C,D四个输入都为10.0ns的方波，其占空比分别为25%，50%，75%，90%以作为四种输入的区分，使能端s10以此输入00(即[0])，01(即[1])，10(即[2])，11(即[3])，可以观察到输出端Q依次输出分别为A,B,C,D。
试验成功。
其RTL电路图为：2.七段译码器程序设计仿真2．1 原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。
EDA设计实验二 负反馈放大器设计与仿真
实验二负反馈放大器设计与仿真1.实验目的（1）熟悉两级放大电路设计方法。
（2）掌握在放大电路中引入负反馈的方法。
（3）掌握放大器性能指标的测量方法。
（4）加深理解负反馈对电路性能的影响（5）进一步熟悉利用Multisim仿真软件辅助电路设计的过程。
2.实验要求1）设计一个阻容耦合两极电压放大电路，要求信号源频率10kHz(峰值1mv)，负载电阻1kΩ,电压增益大于100。
2）给电路引入电压串联负反馈：①测试负反馈接入前后电路的放大倍数，输入输出电阻和频率特性。
②改变输入信号幅度，观察负反馈对电路非线性失真的影响。
3.实验内容反馈接入前的实验原理图：1.放大倍数：Au=0.075V/0.707mV=106.0822.输入电阻：Ri=0.707mV/94.48nA=7.483kΩ3.输出电阻：Ro=0.707V/143.311nA=4.934kΩ4.频率特性：fL=357.094Hz,fH=529.108kHz输出开始出现失真时的输入信号幅度：19.807mV反馈接入后的实验电路：开关闭合之后：1.放大倍数：Af=7.005mV/0.707mV=9.9082.输入电阻：Ri=0.707mV/0.198uA=3.57kΩ3.输出电阻：Ro=0.707mV/0.096mA=7.364Ω4.频率特性：fL=67.134Hz,fH=6.212MHz输出开始出现失真时的输入信号幅度≈197mV4.理论值分析由于三极管2N2222A的β=220，所以反馈接入前第一级rbe1=rb+βVT/Ic=6.7kΩ第二级rbe2=rb+βVT/Ic=6.5kΩ第二级输入电阻Ri’=R8||(R7+40%R13)||rbe2=3.65kΩ放大倍数Au=βR4||Ri’*R9||R12/([rbe1+(1+β)R1]rbe2)=107.034输入电阻Ri=R3||(R2+30%R5)||[rbe1+(1+β)R1]=7.484kΩ输出电阻Ro=R9=5.1kΩ反馈接入后：F=0.101放大倍数Af=Au/(1+AuF)=9.056输入电阻Rif=R3||(R2+30%R5)||(1+AuF)Ri=3.621kΩ输出电阻Rof=Ro/(1+AoF)=7.425Ω所以可以得出结论Af≈1/F5.实验结果分析由仿真结果以及理论计算值可以看出，接入负反馈后，放大倍数明显下降,输入电阻变化不明显，输出电阻明显下降，原因是接入电压并联负反馈之后，输出电压基本稳定而输出电流由于负反馈的增加而变大，导致输出电阻变小。
西安邮电大学电路设计与仿真报告
西安邮电大学电路设计与仿真基础训练报告书院（系）名称：电子工程学院学生姓名：刘雪莲专业名称：微电子学班级：微电子11012010年12月17 日至2010年12月28 实习时间：日课程设计内容4.1 仿真设计1、用网孔法和节点法求解电路。
如图4.1-1所示电路：(a) 用网孔电流法计算电压u 的理论值。
(b) 利用multisim 进行电路仿真，用虚拟仪表验证计算结果。
(c) 用节点电位法计算电流i 的理论值。
(d) 用虚拟仪表验证计算结果。
A u 图4.1-12、叠加定理和齐次定理的验证如图4.1-2所示电路：（a ） 使用叠加定理求解电压u 的理论值；（b ） 利用multisim 进行电路仿真，验证齐次定理。
2图4.1-2（c）如果电路中的电压源扩大为原来的3倍，电流源扩大为原来的2倍，使用齐次定理，计算此时的电压u ；（d ） 利用multisim 对（c ）进行电路仿真，验证齐次定理。
3、替代定理的验证如图4.1-3所示电路：（a ）求R 上的电压u 和电流i 的理论值；（b ）利用multisim 进行电路仿真，分别用相应的电压源u 和电流源i 替代电阻R ，分别测量替代前后支路1的电流i 1和支路2的电压u 2，验证替代定理。
+ u -3Ωi4、测图4.1-4电路中N1 、N2 的戴维南等效电路的参数，并根据测得参数搭建其等效电路；分别测量等效前后外部电流I，并验证是否一致。
图4.1-45、设计一阶动态电路，验证零输入响应和零状态响应齐次性。
如图4.1-5所示电路，t<0时，S位于“1”，电路已达稳态。
今于t=0时刻S由“1”闭合至“2”（a）计算t>0时的电压u1x(t), u1f(t)理论值，并合理搭建求解时所需仿真电路图。
（b）若U s改为16V，重新计算u1x(t)理论值。
并用示波器观察波形。
找出此时u1x(t)与（a）中u1x(t)的关系。
（c）U s仍为8V，I s改为2A，重新计算u1f(t)理论值。
西安邮电大学可编程逻辑实验报告
可编程逻辑实验院系名称 ：电子工程学院学生姓名 ： 专业名称 ： 电子科学与技术班 级 ：学号 ：实验名称：门电路的设计实验一：用原理图输入法设计门电路实验目的：1.掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plus的操作。
1.学会利用软件仿真和实现用硬件对数字电路的逻辑功能进行验证和分析。
器材：PC实验内容：实现1、F=/AB 2、F=AB+CD实验结果：1.F=/AB原理图：仿真结果：2.F=AB+CD原理图：仿真结果：实验二：用原理图输入法设计门电路实验目的：1.进一步掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plus的操作。
2.学会利用软件仿真和实现用硬件对数字电路的逻辑功能进行验证和分析。
3.学习初步的VHDL程序设计方法。
器材：PC实验内容：实现3、F=A⊕B4、F=/abc+/d实验结果：3、F=A⊕B源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity xor2 isport(a,b:in std_logic;F:out std_logic);end;architecture main of xor2 isbeginF<=a xor b;end;仿真结果：4、F=/abc+/d源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity zhonghe isport(a,b,c,d:in std_logic;F:out std_logic);end;architecture main of zhonghe issignal g,h,y,m,n:std_logic;beginm<=not a;g<=m and b;h<=g and c;n<=not d;y<=h or n;F<=y;end;仿真结果：实验小结：本实验为第一次DEA实验，不免有些兴奋和好奇，加之老师讲的比较好，所以基本上没有遇到什么问题。
西安邮电学院 数电课程设计34
西安邮电学院数字电路课程设计报告书——多路彩灯学院名称：自动化学院学生姓名：马枭（06081170）专业名称：自动化班级：自动0805实习时间：2010年6月21日—2010年7月2日一、课程设计题目多路彩灯控制器二、设计任务与要求设计一个8路移存型彩灯控制器。
能演示三种花型，花型自拟，能体现移存规律。
三、总体方案的选择1、方案选择：实现多路彩灯控制器功能的方法有很多，但在本次课程设计过程中，我们则结合刚刚学过的数字电路与逻辑分析课程的内容来实现此系统。
由于彩灯路数相对较少，而且花型要求比较自由，因此我们主要采用移位寄存器去实现。
彩灯控制器可以自动控制多路彩灯按不同节拍循环显示各种花型。
亮和灭则分别由高低电平来控制，彩灯则用发光二极管来实现。
以我们要求的节拍按一定规律改变二极管的输入电平值，从而控制二极管的亮和灭，即可循环显示各种花型。
首先我们利用555震荡电路去实现一个有一定时间间隔的连续脉冲，然后再利用D触发器实现二分频并通过一个数选器去控制各个周期的节拍从而按预定规律来显示一定的花型。
其系统框图如下：2、器件选择：四、单元电路的设计1、震荡器由555震荡器给部分器件提供具有一定时间间隔的连续脉冲。
2、分频电路将D触发器的Q非送给它的D端，从而让它变成二分频，再经过一个151数选器选择适当的时间将两个不同时间间隔的连续脉冲送个其他模块的电路，让彩灯产生不同的节拍，从而产生节拍快慢不同的花型。
3、花型控制器由两片74LS161级联通过反馈置入法实现模48，使48个输出的电平送给移存器的输入端去控制电路。
其中每8个实现一种花型，总共3种花型各2种节拍。
（1）74LS161的级联：74LS161功能表：CR LD CP CTP CTT 功能0 X X X X 异步清零1 0 上升X X 同步置入1 1 上升 1 1 计数1 1 X 1 0 保持1 1 X 0 1 保持因此，将第一片74LS 161的CO 端接给第二片74LS161的CTT端，即可实现两片161的级联。
西电EDA大作业时钟设计
一、实验目的1）掌握VHDL语言的基本运用2）掌握QuartusII的简单操作并会使用EDA实验箱3）掌握一个基本EDA课程设计的操作二、实现方案1）原理框图时调整分调整控制单元使能端信号CLK信号数字时钟时显示分显示秒显示24进制60进制60进制LED显示2）设计思路根据系统设计要求,系统设计采用自顶向下设计方法,由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。
这些模块都放在一个顶层文件中。
1）时钟计数：首先下载程序进行复位清零操作,电子钟从00：00：00计时开始。
sethour可以调整时钟的小时部分, setmin可以调整分钟,步进为1。
由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1Hz,这里取100Hz。
CLK 端连接外部10Hz的时钟输入信号clk。
对clk进行计数,当clk=10时,秒加1,当秒加60时,分加1；当分加到60时,时加1；当时加到24时,全部清0,从新计时。
用6位数码管分别显示“时”、“分”、“秒”,通过OUTPUT( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管。
2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。
我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
可以根据我们自己任意时间的复位。
3）流程图开始 结束 建立时、分、秒三个变量 每个变量有两位数，每一位由四位二进制构成 分、秒低位满十进一，高位满六进一，时低位满十进一，高位满三清零 reset='0' 继续计数 按格式00：00：00输出时间 否 是三、设计过程1、用QuartusⅡ软件写入程序并进行编译，选择片子EP1C6Q240C8，设计好引脚。
西电电院EDA实验报告
EDA实验报告老师：杨明磊姓名：同作者：学号：学院：电子工程学院实验一：QUARTUS II软件使用及组合电路设计仿真一、实验目的：学习QUARTUS II软件的使用，掌握软件工程的建立、VHDL源文件的设计和波形仿真等基本内容；二、实验内容：1.四选一多路选择器的设计首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。
1.、功能及原理原理：数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。
其主要功能是从多路数据中选择其中一路信号发送出去。
所以它是一个多输入、单输出的组合逻辑电路。
功能：当选择控制端s10=00时，输出；s10=01时，输出；s10=10时，输出；s10=11时，输出。
2.、逻辑器件符号3.、VHDL语言4.、波形仿真5.、仿真分析由波形可知：当s10=00时，y的波形与a相同；当s10=01时，y的波形与b相同；当s10=10时，y的波形与c相同；当s10=11时，y的波形与d相同；与所要实现的功能相符，源程序正确。
2.七段译码器程序设计仿真1.、功能及原理7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。
实验中的数码管为共阳极，接有低电平的段发亮。
例如当LED7S输出为"0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，于是数码管显示“5”。
2.、逻辑器件符号3.、VHDL语言4.、波形仿真5.、仿真分析由仿真波形可以直观看到，当A=“0000”时，led7s=1000000，数码管显示为0；A=“0001”时，led7s=1111001，数码管显示为1；....依此可验证波形仿真结果完全符合预期，源程序正确。
西安邮电大学课程教案
西安邮电大学课程教案课程名称：集成电路设计课程设计授课教师：授课教师所在学院：电子工程学院授课班级：授课学期：一、基本信息课程名称集成电路设计课程设计课程性质√必修○限选○选修○素拓○跨学科授课专业班级学生人数：所处年级○一年级○二年级○三年级√四年级总学时60 理论课时0 实验课时60 学分 2 课程教材--上课时间上课地点答疑时间-- 答疑地点--先修课程Verilog HDL设计基础本课程在授课对象所学专业人才培养中的作用与地位通过本课程设计，可进一步应用和巩固《数字集成电路设计》、《EDA技术实验》等课程所学知识，使学生对数字集成电路的设计流程有较完整和深入的认识，能够较熟练地应用相关EDA 工具（DC、PT、NC_Verilog）进行数字集成电路的设计开发，进一步培养学生集成电路设计、综合及静态时序分析能力和较好的学习与实践能力。
本课程在知识传授、能力提升、素质培养各方面的教学目标巩固《数字集成电路设计》、《EDA技术实验》等课程所学知识，要求学生根据指导教师布置的设计题目，根据集成电路设计流程，使用EDA工具完成电路的系统结构划分、Verilog语言描述、功能仿真、综合、静态时序分析及后仿真等。
通过本课程设计，学生可对数字集成电路设计流程有较完整和深入的认识，可进一步增强应用相关EDA工具的能力，为今后从事数字集成电路设计奠定良好的基础。
学生情况分析经过《数字电路与逻辑设计》,《Verilog HDL数字系统设计》,《数字集成电路设计》,《EDA技术实验》等课程的学习，学生已经对数字集成电路设计的基本流程有了一定了解和掌握。
但如何使学生综合应用所学知识，完成一个较复杂电路从前端到后端的设计工作（包括系统结构划分、Verilog语言描述、功能仿真、综合、静态时序分析及后仿真等）仍然是难点，需要提高。
所出题目难度适中，学生可基于题目完成数字集成电路从前端到后端的设计工作，从而提高学生数字集成电路设计的实践能力。
EDA实验
可编程逻辑实验院系名称 ： 电子工程学院学生姓名 ： 汤奇 专业名称 ： 光电信息工程 班 级 ： 光电0904 学号 ：05094106(02)实验名称：门电路的设计实验一：用原理图输入法设计门电路实验目的：1.掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plus的操作。
1.学会利用软件仿真和实现用硬件对数字电路的逻辑功能进行验证和分析。
器材：PC实验内容：实现1、F=/AB 2、F=AB+CD实验结果：1.F=/AB原理图：仿真结果：2.F=AB+CD原理图：仿真结果：实验二：用原理图输入法设计门电路实验目的：1.进一步掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plus的操作。
2.学会利用软件仿真和实现用硬件对数字电路的逻辑功能进行验证和分析。
3.学习初步的VHDL程序设计方法。
器材：PC实验内容：实现3、F=A⊕B4、F=/abc+/d实验结果：3、F=A⊕B源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity xor2 isport(a,b:in std_logic;F:out std_logic);end;architecture main of xor2 isbeginF<=a xor b;end;仿真结果：4、F=/abc+/d源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity zhonghe isport(a,b,c,d:in std_logic;F:out std_logic);end;architecture main of zhonghe issignal g,h,y,m,n:std_logic;beginm<=not a;g<=m and b;h<=g and c;n<=not d;y<=h or n;F<=y;end;仿真结果：实验小结：本实验为第一次DEA实验，不免有些兴奋和好奇，加之老师讲的比较好，所以基本上没有遇到什么问题。
项目驱动的EDA与Matlab联合教学实践
项目驱动的E DA与M atlab 联合教学实践周佳社，任爱锋，白又云，邓军，姚若玉( 西安电子科技大学电子工程学院，陕西西安710071)摘要: 将Matlab / Simulink 仿真技术引入到EDA 技术教学实践中，能够有效提高教学效率以及增强学生接受项目的主动性。
该方案采用EDA 与Matlab 联合的高速FIＲ数字滤波器的设计实验项目内容，有效的将EDA 技术与Matlab 仿真技术相融合，从而实现在一个项目中两个技术课程共同教学的方法。
最后介绍了高速FIＲ数字滤波器的设计与实现，并验证了设计的正确性。
实践结果表明，通过项目驱动教学的方法，不但提高了学生的动手能力，而且达到了教学目的。
关键词: EDA; Simulink 仿真技术; 项目驱动教学; FIＲ数字滤波器设计EDA 技术和M atlab / S im ulink 仿真技术课程是我校电子类专业非常重要的两门专业课。
EDA 技术是指以计算机为平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计［1］。
传统的设计通常需要采用Verilog 语言输入和原理图法相结合来设计整个电路系统，然而这种方法需要调用很多分离模块，综合性较强，对验证系统的可行性来说有点大材小用，所以可以结合M atlab 仿真技术，先验证系统的可行性和理想的仿真结果，然后再用EDA技术实现整个系统。
Matlab 是科学交互式程序语言，具有强大的理论研究和算法开发及数据处理功能，其应用范围几乎涵盖了所有的科学和工程计算领域。
MATLAB / Sim ulink 系统级设计工具具有算法开发、仿真和验证等功能。
项目驱动教学就是按照工程思想把某一个工程项目开展并贯穿于整个教学，教学过程为师生互动过程，学生在项目研发的过程中掌握EDA 技术和Matlab 的应用，充分发挥学生的自主创新能力，提高学生解决实际问题的能力［2］。
基于上述原因，在项目驱动的基础上，将Matlab 仿真技术引入到EDA 技术教学中，提出了采用EDA与M atlab 联合的高速FIＲ数字滤波器设计实验的项目教学方案，并进行了实践。
电子线路仿真实验与训练
教学方法
本课程采用讲、练结合的方式进行教学， 教师在 课堂上除讲解必要的理论外，主要进 行实际操作示范和指导。学生通过大量的实 际操作、技能训练和综合应用设计后，必须 自行设计一个综合应用题，并完成实验调试， 写出实验报告。
实验内容
❖数字电路仿真实验 ❖模拟电路仿真实验
❖ 组合电路分析与设计
❖共射极放大电路分析
电子线路仿真实验与训练
西安欧亚学院信息工程院
EDA实验室
课程简介
本课程是电子类专业的专业基础及技能训练课， 主要以EDA技术中的仿真工具Electronic WorkBench为平台，结合“数字电路” 和“模拟 电路”理论课开展计算机仿真和虚拟实验。通过该 课程的学习，使学生掌握EDA仿真技术，具有对电 子系统和具体电子电路性能分析的基本技能。
的 波形，并记录结果。 （2） 在JK触发器的J端加信号01100101，K端加信号11101000,测试JK触
发器输出端Q的波形，并记录结果。 2．分析设计下列时序电路
（1）用逻辑分析仪分别测出图1、图2 时序电路的输出波形,画出状态图并 指 出该电路的逻辑功能。
（2） 如果要求图1四个发光二极管从左至右每次只亮一个，电路应如何修 改？
由输入 端ABC 不同状 态,记录 输出端 S,CO 的状态.
用二个一位全加器构成的两位加法器电路
输入：加数，被加数分别为A1 A0， B1 B0，输出：和，进位分别为S1 S0, CO 用字发生器产生加数和被加数A1 A0， B1 B0,用发光二极管观察测试结果， 并将结果记录在真值表中
实验二 MSI组合器件及应用
… 00→01→10→11→00→ 变
化，实现模4加法计数器功能。
•当外部输入X=1时，状态转移按
西安邮电--软件仿真试验、数字基带系统
软件仿真实验一数字基带系统实验目的：1、熟悉仿真环境；2、掌握数字基带信号的常用波形与功率谱密度；3、掌握奈奎斯特第一准则与码间干扰的消除；4、掌握眼图及其性能参数。
知识要点：1、单、双极性不归零码的波形与功率谱密度；2、单、双极性归零码的波形与功率谱密度；3、奈奎斯特第一准则与码间干扰的消除；4、眼图及其性能参数。
仿真要求：建议时间参数：No. of Samples = 4096；Sample Rate = 2000Hz双边功率谱密度选择（Power dBm in 50 ohm）1、记录单、双极性不归零码的波形与功率谱密度；Rate = 100Hz；双极性码Amp = 10V；单极性码Amp = 10V，Offset = 10V；2、记录单、双极性归零码的波形与功率谱密度；用于采样的矩形脉冲序列幅度1V，频率100Hz；脉宽0.005s（占空比50%）；3、改变采样脉冲的占空比，观察并记录归零码波形与功率谱密度的变化；4、建立如下系统：其中图符4、5均为示波器；图符0为Rate = 100Hz，Amp = 10V的双极性不归零码；图符3为FIR低通滤波器，其参数设置如下：通带增益0dB，阻带增益-40dB；归一化最低截止频率10Hz/2000Hz = 0.005；归一化最高截止频率190Hz/2000Hz = 0.095；分别记录信源与信宿的眼图，建议时间参数：Start = 0.02s，Length = 0.05s；5*、改变FIR低通滤波器的归一化截止频率，观察并记录信宿眼图的变化；6*、在FIR低通滤波器前加入高斯白噪声，观察并记录信宿眼图的变化，建议Density in 1 ohm = 0.001W/Hz；7*、改变高斯白噪声的功率谱密度，观察并记录信宿眼图的变化。
实验报告要求：1、记录数字基带信号的常用波形与功率谱密度，并分析其各自的特点；2、记录归零码的变化，分析占空比对归零码波形与功率谱密度的影响；3、记录信宿眼图的变化，并分析系统传输特性对信宿眼图的影响；4、记录信宿眼图的变化，并分析噪声对信宿眼图的影响。
(完整word版)西安邮电大学电路设计实验报告
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黄红 红绿 红黄
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5.开关模块———-—-——由于开始一上电电路中有乱码，需要等电路自启动,不完美.所以， 开始对电路置数让电路一开始就进入状态。将高低位计数片 161 的置数端 信号和 0 或 1 相与将与的结果送入 以消除乱码。
高位
＝QA
D1＝QB +QA
D2＝
D0＝
D1＝1
由于低位 161 置数端由本身的进位 co 的非控制，而高位的置数端由低位高位进位端
的与非控制这样，而总控 161①的 cp 为高低进位端的与。
以计数 30 秒为例
计数显示
cp 信号（161①）
29
0
28
0
.
.
。
.
19
0
。
.
二 实验任务与要求
红绿灯交通信号系统外观示意图如图所示。
红黄 绿 灯灯 灯
倒计数 计时器
红灯 黄灯 绿灯
1．在十字路口的两个方向上各设一组红黄绿灯，显示顺序为其中一方向是绿灯、黄灯、红 灯；另一方向是红灯、绿灯、黄灯。
2．设置一组数码管，以倒计时的方式显示允许通行或禁止通行时间，其中一个方向上绿灯 亮的时间是 20s，另一个方向上绿灯亮的时间是 30s，黄灯亮的的时间都是 5s。
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西安邮电学院
数字电路课程设计报告书
-—交通灯控制器
学院名称 :
电子工程学院
学生姓名 :
专业名称 :
光电信息工程
班
级：
实习时间 :
西电电院EDA实验报告
EDA实验报告老师：杨明磊姓名：同作者：学号：学院：电子工程学院实验一：QUARTUS II软件使用及组合电路设计仿真一、实验目的：学习QUARTUS II软件的使用，掌握软件工程的建立、VHDL源文件的设计和波形仿真等基本内容；二、实验内容：1.四选一多路选择器的设计首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。
1.、功能及原理原理：数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。
其主要功能是从多路数据中选择其中一路信号发送出去。
所以它是一个多输入、单输出的组合逻辑电路。
功能：当选择控制端s10=00时，输出；s10=01时，输出；s10=10时，输出；s10=11时，输出。
2.、逻辑器件符号3.、VHDL语言4.、波形仿真5.、仿真分析由波形可知：当s10=00时，y的波形与a相同；当s10=01时，y的波形与b相同；当s10=10时，y的波形与c相同；当s10=11时，y的波形与d相同；与所要实现的功能相符，源程序正确。
2.七段译码器程序设计仿真1.、功能及原理7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。
实验中的数码管为共阳极，接有低电平的段发亮。
例如当LED7S输出为"0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，于是数码管显示“5”。
2.、逻辑器件符号3.、VHDL语言4.、波形仿真5.、仿真分析由仿真波形可以直观看到，当A=“0000”时，led7s=1000000，数码管显示为0；A=“0001”时，led7s=1111001，数码管显示为1；....依此可验证波形仿真结果完全符合预期，源程序正确。
西电EDA大作业
《数字电路与系统设计》EDA实验报告班级：学号：姓名：西安电子科技大学电子工程学院毫秒表计时器一、实验功能简介：本系统是利用verilog语言设计，并在Basys2 FPGA开发板上实现的毫秒表计时器。
该系统从0.00s开始以0.01s为步长开始计时当计到0.99s时经过判定后个位加一变为1.00s，之后继续以0.01s为步长从1.00s开始计时直到1.99s，之后进行判定个位加一变为2.00s，继续上述循环，直到毫秒表计时计到59.99s 时进行判定时钟自动重置再继续从0.00s开始计时。
本系统设置了一个复位时钟，推动复位键可以在计时期间中断计时，归零后重新计时。
二、实验条件：1.Basys2 FPGA开发板Basys2 FPGA开发板是一个电路设计实现平台，任何人都可以通过它来搭建一个真正的数字电路。
Basys2是围绕着一个Spartan-3E FPGA芯片和一个Atmel AT90USB USB控制器搭建的，它提供了完整、随时可以使用的硬件平台，并且它适合于从基本逻辑器件到复杂控制器件的各种主机电路。
Basys2板上集成了大量的I/O设备和FPGA所需的支持电路。
主要特点如下：Xilinx Spartan 3E FPGA，10万或25万门，FPGA特性18位乘法器，72位高速双端口Block RAM，以及500MHz+运算能力，USB2.0高速接口提供FPGA配置和数据传输，Xilinx Platform Flash ROM可以无限次存储FPGA 配置，用户可配置晶振（25，50，100MHz），另附可连接第二个时钟晶振的插座，三个内置稳压器（1.2V，2.5V，和3.3V），允许使用3.5V-5.5V的外部电源供电，8个用户可编程LED指示灯，4个七段数码管显示器，4个按键开关，8个滑动开关，1个PS/2接口和1个8位VGA显示接口，4个6针用户扩展接口，可以用来连接Digilent PMOD附属电路板，需要Adept2.0或更新版本软件来进行操作。
西电EDA实验报告
西电EDA实验报告交通灯控制器设计报告交通控制器一.选题目的尝试用所学eda和vhdl编程知识，解决生活中常见的问题。
做到学而时习之。
二.设计目标（课题内容）设计一个十字路口交通控制系统，其东西，南北两个方向除了有红、黄、绿灯指示是否允许通行外，还设有时钟，以倒计时方式显示每一路允许通行的时间，绿灯，黄灯，红灯的持续时间分别是40、5和45秒。
当东西或南北两路中任一道上出现特殊情况，例如有消防车，警车要去执行任务，此时交通控制系统应可由交警手动控制立即进入特殊运行状态，即两条道上的所有车辆皆停止通行，红灯全亮，时钟停止计时，且其数字在闪烁。
当特殊运行状态结束后，管理系统恢复原来的状态，继续正常运行。
三.实现方案（包括原理框图和hdl设计流程图）1原理框图从题目中计数值与交通灯的亮灭的关系如图（1）所示1．交通灯的显示状况：东西南北图（1）计数值与交通灯亮灭的关系2.交通等的原理示意图如图(2)图(2)交通灯的示意图3.hdl设计流程图如图(3)：四.设计过程（包括关键模块的仿真结果）1.总体思路第一部分：clk时钟秒脉冲发生电路在红绿灯交通信号系统中，大多数情况是通过自动控制的方式指挥交通的。
因此为了避免意外事件的发生，电路必须给一个稳定的时钟（clock）才能让系统正常运作。
模块说明：系统输入信号：clk: 由外接信号发生器提供10hz的时钟信号；系统输出信号：clk_out：产生每秒一个脉冲的信号；第二部分：计数秒数选择电路计数电路最主要的功能就是记数负责显示倒数的计数值，对下一个模块提供状态转换信号。
模块说明：系统输入：clk_out: 接收由clk电路的提供的1hz的时钟脉冲信号；系统输出信号：countnum：倒计数值；第三部分：红绿灯状态转换电路本电路负责红绿灯的转换。
模块说明：系统输入信号：clock,hold,countnum;系统输出信号：numa,numb: 接收计数秒数选择电路状态转换信号；reda,greena,yellowa，redb,greenb,yellowb :负责红绿灯的状态显示。
西安邮电学院实验中心实验报(门电路)
西安邮电学院实验中心实验报告实验名称：用文本输入法设计门电路系别：通信工程系；班级：通工0801班；学号：；姓名：实验日期：2010年十月实验目的：进一步的熟悉MAX+plus2软件，学习用文本输入法设计电路。
（2）进一步的熟悉CLPD数字电路设计流程。
（3）学习初步的VHDL程序的设计方法。
实验器材：pc,可编程逻辑实验电路板，下载线，双踪示波器，数字万用表，导线若干。
实验原理：用vhdl语言描述逻辑电路，在MAX+plus2软件下进行编译和仿真。
实验内容：（1）同或门逻辑表达式：F=a⊙b;其功能表如下：(2)MAX+plus2环境下，用VHDL语言描述下列的逻辑电路并编译，仿真，下载。
F=abc+d;（1）同或的实验源程序：Library ieee;Use ieee.std_logic_1164.all;entity three isport(a,b:in std_logic;f:out std_logic);end;architecture rel of three isbeginf<=a xnor b ;end;实验仿真图：（2）表达式的源程序及仿真图：Library ieee;Use ieee.std_logic_1164.all;entity four isport(a,b,c,d:in std_logic;f:out std_logic);end;architecture rel of four is signal g,h,m,n:std_logic; beging<=not a;h<=not d;m<=g and b and c;n<=m or h;f<=n;end;。
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实验五：一、译码真值表Library ieee;Use ieee.std_logic_1164.all;Entity qiduan isPort(a:in std_logic_vector(3 downto 0);y:out std_logic_vector(6 downto 0)); End;Architecture rtl of qiduan isBeginProcess(A)BeginCase A isWhen"0000"=>y<="1111110";When"0001"=>y<="0110000";When"0010"=>y<="1101101";When"0011"=>y<="1111001";When"0100"=>y<="0110011";When"0101"=>y<="1011011";When"0110"=>y<="1011111";When"0111"=>y<="1110000";When"1000"=>y<="1111111";When"1001"=>y<="1111011";When"1010"=>y<="1110111";When"1011"=>y<="0011111";When"1100"=>y<="1001110";When"1101"=>y<="0111101";When"1110"=>y<="1001111";When"1111"=>y<="1000111";When others=>y<="ZZZZZZZ";End case;End process;End;二、二进制数相乘的数码管显示Library ieee;Use ieee.std_logic_1164.all;Entity shumaguan isPort(a,b: in std_logic_vector(1 downto 0);y: out std_logic_vector(6 downto 0)); End;Architecture rtl of shumaguan is BeginProcess(a,b)V ariable x:std_logic_vector(3 downto 0); Beginx:=a&b;Case X isWhen"0000"=>y<="1111110";When"0001"=>y<="1111110";When"0010"=>y<="1111110";When"0011"=>y<="1111110";When"0100"=>y<="1111110";When"0101"=>y<="0110000";When"0110"=>y<="1101101";When"0111"=>y<="1111001";When"1000"=>y<="1111110";When"1001"=>y<="1101101";When"1010"=>y<="0110011";When"1011"=>y<="1011111";When"1100"=>y<="1111110";When"1101"=>y<="1111001";When"1110"=>y<="1011111";When"1111"=>y<="1111011";When others=>y<="ZZZZZZZ";End case;End process;End;实验六一、RS触发器Library ieee;Use ieee.std_logic_1164.all;Entity rsff1 isPort(r,s,cp:in bit;q,qb:buffer bit);End;Architecture rtl of rsff1 isBeginqb<=(r nand cp) nand q;q<=(s nand cp) nand qb;End;二、JK触发器Library ieee;Use ieee.std_logic_1164.all;Entity jkff1 isPort(j,k,clk,PRN,CLRN:in std_logic;q,qb:out std_logic);End;Architecture rtl of jkff1 issignal q_temp,qb_temp:std_logic;BeginProcess(clk,PRN,CLRN)Beginif((PRN and CLRN )='0')thenq_temp<=not PRN;qb_temp<=PRN;elsif ( clk'event and clk='1')thenq_temp <=(j and (not q_temp)) or (not k and q_temp);qb_temp <=not q_temp;end if;end process;q<=q_temp;qb<=qb_temp;End;三、D触发器Library ieee;Use ieee.std_logic_1164.all;Entity dff1 isPort(d,clk,PRN,CLRN:in std_logic;q,qb:out std_logic);End;Architecture rtl of dff1 issignal q_temp,qb_temp:std_logic;BeginProcess(clk,PRN,CLRN)Beginif((PRN and CLRN )='0')thenq_temp<=not PRN;qb_temp<=PRN;elsif ( clk'event and clk='1')thenq_temp <=d;qb_temp <=not q_temp;elseq_temp<=q_temp;end if;end process;q<=q_temp;qb<=qb_temp;End;四、开关控制电路设计题3.19的真值表A B C Y A B C Y0 0 0 0 0 1 1 00 0 1 1 1 0 1 00 1 0 1 1 1 0 01 0 0 1 1 1 1 1ABY++=C+CBABCACBALibrary ieee;Use ieee.std_logic_1164.all;Entity kaiguan isPort(A,B,C:in std_logic;Y:out std_logic);End;Architecture rtl of kaiguan issignal D,f0:std_logic;BeginD<=A or B or C;Process(D)Beginif(D'event and D='1')thenf0<=not f0;end if;End process;Y<=f0;End;实验七：一、设计一位四位带异步清零的并入串出移位寄存器LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY piso ISPORT(DATA_IN :IN STD_LOGIC_VECTOR(3 DOWNTO 0);CLK :IN STD_LOGIC;nLOAD :IN STD_LOGIC;DATA_OUT :OUT STD_LOGIC);END piso;ARCHITECTURE a OF piso ISSIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(nLOAD,CLK)BEGINIF nLOAD = '0' THENQ <= DATA_IN;ELSIF CLK'EVENT AND CLK = '1' THENq(1) <= Q(0) ;FOR I IN 1 TO 3 LOOPQ(I) <= Q(I-1);END LOOP;END IF;END PROCESS;PROCESS(nLOAD,CLK)BEGINIF nLOAD = '0' THENDATA_OUT <= '0';ELSIF CLK'EVENT AND CLK = '1' THENDATA_OUT <= Q(3);END IF;END PROCESS;END a;二、环形计数器library IEEE;use IEEE.std_logic_1164.all;entity huanxing isport (clk : in std_logic;load : in std_logic;d : in std_logic_vector(3 downto 0);q : out std_logic_vector(3 downto 0));end;architecture shft_reg_arch of huanxing issignal TEMP : std_logic_vector(3 downto 0);beginprocess(clk)beginif clk'event and clk='1' thenif load = '1' thenTEMP <= d;elsif TEMP="1000" thenTEMP<= TEMP(0) & TEMP(3 downto 1);elsif TEMP="0100" thenTEMP<= TEMP(0) & TEMP(3 downto 1);elsif TEMP="0010" thenTEMP<= TEMP(0) & TEMP(3 downto 1);elsif TEMP="0001" thenTEMP<= TEMP(0) & TEMP(3 downto 1);else TEMP<="1000";end if;end if;end process;q <= TEMP;end architecture;真值表：三、8位循环移位寄存器其中D表示输入的初始值，Sta为开始移位信号，DOUT表示当前数值；LD表示预设计数值，LD为‚1‛，初始计数值打入器件；LR表示移位方向，LR为‘0’，循环右移位，LR为‘1’，循环左移位；CP为移位脉冲。