王宁(200810131) 高精度风速测试仪的设计

EDA课程设计报告高精度风速测试仪的设计姓名：王宁学号：200810131班级：电子082班指导教师：吴小所成绩：目录一．设计目的 (2)二．设计原理 (2)1.方案的选择 (2)2．系统方案的设计 (3)三．实现步骤： (5)1. 分频器的设计 (5)2. 测频控制器的设计 (6)3. 频率计数器的设计 (7)①模8计数器的设计 (7)②模10计数器的设计 (8)4.锁存器的设计 (9)5.扫描显示控制译码系统的设计 (10)6.顶层原理图 (12)四．结论： (14)五．心得体会： (15)高精度风速测试仪的设计一．设计目的：1.掌握quartusII软件的基本设计流程；2.通过实际的设计掌握EDA的设计方法，并能熟练应用已学知识解决实际问题；3.掌握层次化的设计方法，并通过高精度风速测试仪的设计掌握利用EDA软件进行文本输入方式的电子线路设计的详细流程。

二．设计原理：本设计是将风速通过数据采集，然后转换成频率，再通过等精度频率计测得频率，此时测得的频率即可转换为相应的风速，因此本次设计的核心问题是通过等精度频率计来测的频率，即可知风速，因此频率计的设计成为主要的设计目标。

目前，绝大多数电子计数器都具有测量频率和测量周期两种测量功能，统称“通用计数器".各种测量功能可利用“功能选择”开关加以选择。

1.方案的选择：方案论证：方案一：直接测频法。

在确定的闸门时间内，利用计数器记录待测信号通过的周期数，从而计算出待测信号的频率。

此方案对低频信号测量的精度很低，较适合于高频信号的测量。

方案二：测量周期法。

以待测信号为门限，记录在此门限内的高频标准时钟的数量，从而计算出待测信号的频率。

但被测信号频率过高时，由于测量时间不足会存在精度不够的问题，此方案适于低频信号的测量。

方案三：等精度测频法。

其精确门限由被测信号和预制门控制共同控制，测量精度 与被测信号的频率无关，只与基准信号的频率和稳定度有关，因此可以保证在整个测量 频段内测量精度不变。

因此我们选取方案三。

2．系统方案的设计：等精度测量法这种方案能够保证计数器的工作时间恰好等于被测信号的完整周期数，这保证了信号在任何频率条件下都能保持恒定精度。

系统对信号进行计数后还需要运用单片机进行处理，才能得到其频率。

通过测量被测信号数个周期的时间，然后换算得出被测信号的频率，克服了测量精度对被测信号的依赖性，不但具有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。

该方法的核心思想是通过闸门信号与被测信号同步，将闸门时间τ控制为被测信号周期长度的整数倍。

测量时，先打开预置闸门，当检测到被测信号脉冲沿到达时，标准信号时钟开始计数。

预置闸门关闭时，标准信号并不立即停止计数，而是等检测到被测信号脉冲沿到达时才停止，完成被测信号整数个周期的测量。

测量的实际闸门时间可能会与预置闸门时间不完全相同，但最大差值不会超过被测信号的一个周期。

测量原理如图（1）所示。

图（1） 等精度数字频率计框图令实际闸门时间为τ，被测信号周期数为x N ，标准信号频率为c f ，计数值为c N ，则被测信号的频率值为：c cx x f N N f ' 在等精度测量法中，相对误差与被测信号本身的频率特性无关，即对整个测量域而 言，测量精度相等，因而称之为“等精度测量”。

标准信号的计数值c N 越大则测量相对误差越小，即提高门限时间τ和标准信号频率c f 可以提高测量精度。

在精度不变的情 况下，提高标准信号频率可以缩短门限时间，提高测量速度。

原理图如图（2）所示：图 （2） 等精度测量的原理图计数控制器将标准信号分频为预置信号，预置闸门信号与被测信号作用同步之后输出实际闸门信号，作为周期计数器和脉冲计数器的计数使能信号。

同时在实际闸门信号关断的时间里，计数控制器产生一个清数脉冲，用以清除计数器内的计数值，以备下一次计数，该清零脉冲同时还作为一次计数结束后，将计数值进行计算，译码显示的锁存信号，不然，数码管的显示将因为数值的不停跳动而无法看清楚。

综上所述，由于前两种方法其精度都与被测信号的频率有关，因而它们是非等精度测量法，这种基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，测量精度将随被测信号频率的变化而变化，在实际应用中有较大的局限性，而等精度测量法中，相对误差与被测信号本身的频率特性无关，信号在任何频率条件下都能保持恒定精度，具有较高的测量精度，并且在整个测频区域内保持恒定的测试精度，因此，本次设计选用等精度频率计数的方法。

三．实现步骤：1. 分频器的设计：分频器的功能是提供标准闸门时间控制信号以精确控制计数器的开闭。

对一个两位的二进制计数器，当输入两个脉冲时，其输出进位脉冲为1个，即入/出之比为2比1。

如此类推，对输出为2位、3位、4位、5位的二进制计数则其输入/输出为1﹕4，1﹕8，1﹕16，1﹕32……。

但十进制例外，输出虽为四位，但输入/输出比为1﹕10，这是因为，计数器到9时产生了进位。

生成的分频器模块如图（3）所示：源程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity freq_divider isport(clk_48MHz:in std_logic;clk_4Hz:out std_logic;scan:out std_logic);end freq_divider; 图（3）分频器模块a rchitecture Behavioral of freq_divider issignal m12M_counter:std_logic_vector(23 downto 0):=(others=>'0');beginclk_4Hz<=m12M_counter(23);scan<=m12M_counter(10);process(clk_48MHz)beginif clk_48MHz'event and clk_48MHz='1' thenif m12M_counter=x"b71aff" thenm12M_counter<=(others=>'0');elsem12M_counter<=m12M_counter+1;end if;end if;end process;end Behavioral;2. 测频控制器的设计：测频控制器是控制整个频率计各模块进行时序工作的控制装置，它对输入的标准时钟信号进行变换，产生我们所需要的三个信号闸门信号GATE，锁存信号LATCH以及清零信号CLEAR。

如使用一个低触发器处理1Hz的时钟信号，其Q端输出，即是脉宽1S计数器使能端的控制信号，而Q输出即为脉宽1S的锁存器使能信号。

计数清零信号也由测频控制器变换后输出，控制整个电路。

其生成的元件符号如图（4）所示：测频控制信号发生器设计要求：频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。

这就要求Control的计数使能信号Gate能产生一个周期信号，并对频率计的每一计数器Counter6的Carry_in使能端进行同步控制。

当Gate为高电平时，允许计数，为低电平时停止计数，并保持其所计的脉冲数。

在停止计数期间，首先需要一个锁存信号latch的上跳沿将计数器在前1秒钟的计数值锁存进24位锁存器Latch中，并由外部的7段译码器译出，并稳定显示。

设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存信号之后，必须有一清零信号Reset对计数器进行清零，为下1秒钟的计数操作准备。

源程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity controller isport(clk_4Hz:in std_logic;clear:out std_logic;gate:out std_logic;latch:out std_logic);end controller; 图（4）测频控制器模块architecture Behavioral of controller issignal m8_counter:std_logic_vector(2 downto 0):="000";beginprocess(clk_4Hz)beginif rising_edge(clk_4Hz) thenm8_counter<=m8_counter+1;end if;end process;process(m8_counter)begincase(m8_counter) iswhen "000"=>clear<='0';gate<='1';latch<='0';when "001"=>clear<='1';gate<='1';latch<='0';when "010"=>clear<='1';gate<='0';latch<='0';when "011"=>clear<='1';gate<='0';latch<='0';when "100"=>clear<='1';gate<='0';latch<='0';when "101"=>clear<='1';gate<='0';latch<='0';when "110"=>clear<='1';gate<='1';latch<='0';when "111"=>clear<='1';gate<='1';latch<='1';when others=>clear<='1';gate<='1';latch<='0';end case;end process;end Behavioral;如果闸门信号Gate的频率取1Hz，那么信号Gate的脉宽恰好为1S，可以用作计数闸门信号。