第13章算术库

第13章 算术库 13章
图13-6 使用乘加模块实例
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表13-8 乘加模块参数说明
名 称 Number Multipliers of 数值与选项 说 明
2、3、4 Signed Integer Signed Fractional Unsigned Integer
选择馈入加法器的乘法器数量
[ ].[ Gain Value number of bits]
0～51
Number of Levels
Pipeline
0～4
Use LPM
On或Off
Use Control Inputs
On或Off
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名 称
数值与选项
说 明
Clock Phase Selection
User Defined
选择小数点以左的二进制数位，包括符 号位 选择小数点以右的二进制数位。注意， 这 项 选 择 只 有 在 选 了 “ Signed Fractional”后才存在 选择小数点以左的二进制数位，包括符 号位
0～51
1～51
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Input B [ ].[ number of bits]
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表13-1 比较器模块参数说明
名 称
比较条件表达式
说
明
Operator
a==b, a~=b, a <b a<=b, a>=b, a >b
表示在两个数据总线上需要完成的操 作方式
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图13-1 Comparator Block实例 实例
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选择输出的位数
Pipeline Register
确定是否要将流水线方式加到数据的 输入端或/和乘法器的输出端，或两个 端口都不加
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Accumulator Direction
Add, Subtract
选择累加器对乘法器计算出的结果作加 法还是作减法运算
Use Control Inputs
选择输出的位数
Pipeline Register
0～51
选择小数点以右的二进制数位。注意， 这 项 选 择 只 有 在 选 了 “ Signed Fractional”后才存在
Direction
Increment or Decrement
选择加法或减法计数
Output Result Bits
1～51 None, Data Inputs Multiplier Output Data Inputs and Multiplier
[Gain Value number of bits].[ ]
增益值选择小数点以左的位数，包 括增益值的符号位
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增益值选择小数点以右的位数。注 意，当选中“Signed Fractional”选项 后才能作以上选择 设定流水线延时 此参数选择可用于综合。当打开 “Use LPM”选项时，增益模块就被 映射于LPM库中的LPM_MULT功能 块 ， 于 是 VHDL 综 合 器 就 能 调 用 Altera的LPM_MULT功能块了 提示用户是否要使用另加的输入控 制信号(如时钟使能和复位信号等)。 注 意 ， 只 有 当 设 置 “ Number of Pipeline Levels”大于1时才能作此选 择
On 或 Off
选择是否使用其它控制信号
Create Overflow Output Port
On 或 Off
选择是否使用累加器的溢出端
Use Dedicated Circuitry
On 或 Off
如果目标器件是Stratix 系列器件，选 “ On” 表 示 将 设 计 系 统 中 的 功 能 块 用 Stratix器件中的专用IP宏单元实现，但 若目标器件不是Stratix器件，则使用普 通的逻辑宏单元实现
2～51
设置二进制位数
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13.4 除 法 模 块
除法模块(Divider Block)接受除数和被除数，然后计 算出它们的商和余数。其中除数、被除数、商和余数 的数据位宽类型是相同的。图13-2是一个使用了除法 模块的设计实例。表13-4是此模块的参数表。
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Bus Type
选择用于总线的数据格式(类型)
Inputs [number of bits].[]
1～51
选择小数点以左的二进制数位， 包括符 号位 选择小数点以右的二进制数位。 注意，这项选择只有在选了 “Signed Fractional”后才存在
Inputs [].[ number of bits]
0～51
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Adder Mode
Add Add, Add Sub Sub Add, Sub Sub
选择加法器操作方式
Output Result Bits
1～51 No Register, Inputs Only Multiplier Only,Adder Only Inputs and Multiplier Inputs and Adder Multiplier and Adder Inputs Multiplier and Adder
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表13-5 增益模块的参数说明
名 称
数值与选项
说 明 由用户设定增益值，数值类型是十 进制数，此数将对应总线的数据格 式 将设定的Gain Value转成格式与But对 应
Gain Value
User Defined
Map Gain Value to Bus Type
Signed Integer Signed Fractional Unsigned Integer 1～51
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表13-6 递增递减模块参数说明
名 称 数值与选项 说 明
Bus Type
Signed Integer Signed Fractional Unsigned Integer of
选择用于总线的数据格式(类型)
[number bits].[ ]
1～51
选择小数点以左的二进制数位，包括符 号位 选择小数点以右的二进制数位。注意， 这项选择只有选了“Signed Fractional累加器模块的设计实例。
图13-5 乘法累加器模块应用示例
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13.8 乘加模块
乘加模块(Multiply Add Block)由一个或多个乘法 器与一个并行加法器构成，其中所有的乘法器的输出 都进入加法器中进行操作。输入数据的数据类型可以 是有符号整数、无符号整数、有符号二进制小数。表 13-8是此模块的参数表。 图13-6是使用乘加模块的一个示例。
Bus type
设定用于计数器的总线的数据格 式
[number bits].[ ]
选择小数点左侧的计数位数 选择小数点右侧的位数，此选择 中，如果不是选为有符号小数， 右侧的数应为0 设定计数周期，即设多少进制计 数方式
[ ] . [number of bits]
0～51
Count Modulo
User Defined
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13.3 差分模块
差分模块(Differentiator Block)是一个有符号整数差 分器，此模块可用于DSP功能块中，如CIC滤波器。表 13-3给出了此模块的参数说明。
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表13-3 差分模块参数说明
名 称
数 值
说 明
Number of Bits
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使用Gain 模块的电路 图13-3 使用
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13.6 递增递减模块
递增递减模块(Increment Decrement Block)产生一个 顺时计数序列，其输出可以是有符号整数、无符号整 数、有符号二进制小数。对于所有的数据类型，计数 序列都是在最低位LSB递增或递减1。表13-6就是这种 模块的参数表。模块有一个时钟相位选择控制项，具 体说明如表13-6所述。
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13.1 比较器模块 13.2 计数器模块 13.3 差分模块 13.4 除法模块 13.5 增益模块 13.6 递增递减模块 13.7 乘法累加模块
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13.1 比较器模块
比较器模块(Comparator Block)的功能是比较两个 Simulink信号，而后返回一个标志位。此模块自动识别 输入数据的类型(如有符号二进制数或无符号整数等)。 表13-1给出了比较器模块的参数说明。 图13-1是一个使用了比较器模块的设计实例。
相 位 选 择 。 只 有 当 “ Number of Pipeline Levels”的设置大于1时才能有 此选项。这里所选的相位值以一个二 进制数来表达。二进制中的1表示在 此相位中的模块被使能。 例如，二进制数： 1：表示模块始终使能，所有的数据 都可通过此模块 10：表示每隔一个相位模块被使能 一次，而只有此时数据才能被通过 0100：此模块在4个相位数中的第2 相位数输出时才被使能，并且只有在 此时数据才能通过。换句话说，在第 1、3、4位数出现时，数据无法通过 此模块
图13-2 除法模块使用实例
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表13-4 除法模块参数说明
名 称 数值和选项 Signed Integer, Fractional Unsigned Integer of 1～51 Signed 说 明 指定用于除法器的总线的位宽格 式 选择小数点左侧的位数 选择小数点右侧的位数只有选择 了有符号小数时才能作此选择 当选择“On”将增加一级流水线， 以增加数据的吞吐量