FPGA参考的论文
大学毕业设计fpga论文题目
共命中 18 篇第一页上一页下一页最末页窗体顶端/1窗体底端窗体顶端序号论文名称1基于VHDL语言的数字钟系统设计2基于FPGA的交通灯控制3采用可编程器件（FPGA/CPLD）设计数字钟4数字锁相环法位同步信号5基于FPGA的码速调整电路的建模与设计6误码检测仪ASIC芯片的建模与设计7基于VHDL或Verilog的USB接口模块的建模与设计8基于Verilog的MCU嵌入式内核的建模与设计9用VHDL实现抢答器设计10基于PC机串口FPGA配置11基于FPGA的DDS波形发生器12基于FPGA的数字频率计13FPGA实现的准同步复接器14FFSK调制、解调器的VHDL建模与设计15基于FPGA误码检测电路的设计16基于FGPA的数字滤波器的实现17基于FPGA的2DPSK调制与解调18采用可编程逻辑器件（FPGA/CPLD）设计模拟信号检测电窗体底端FpgaCpld窗体顶端序号论文名称成绩1基于VHDL语言的数字钟系统设计良2基于FPGA的交通灯控制良3采用可编程器件（FPGA/CPLD)设计交通灯控制电路良4基于VHDL建模实现FSK的调制与解调中5数字锁相环法位同步信号良6用VHDL实现抢答器设计良7基于单片机和CPLD接收GPS信号的显示系统中8基于单片机和CPLD实现的GPS信号显示器优9采用可编程逻辑器件（FPGA/CPLD）设计模拟信号检测电中窗体底端vhdl窗体顶端基于VJDL语言在FIR滤波器设计中的应用及格2基于VHDL语言的数字钟系统设计良3采用可编程器件（FPGA/CPLD)设计交通灯控制电路良4采用可编程器件（FPGA/CPLD）设计数字钟良5基于VHDL建模实现FSK的调制与解调中6数字锁相环法位同步信号良7基于FPGA的码速调整电路的建模与设计良8基于VHDL或Verilog的USB接口模块的建模与设计良9用VHDL实现抢答器设计良10基于FPGA的数字频率计中11FPGA实现的准同步复接器优12FFSK调制、解调器的VHDL建模与设计优13基于FPGA误码检测电路的设计良14基于FPGA实现的纠错编码优15基于FGPA的数字滤波器的实现中窗体底端窗体底端知识不仅是指课本的内容,还包括社会经验、文明文化、时代精神等整体要素,才有竞争力,知识是新时代的资本,五六十年代人靠勤劳可以成事；今天的香港要抢知识,要以知识取胜。
《基于FPGA的多核处理器系统的研究与设计》范文
《基于FPGA的多核处理器系统的研究与设计》篇一一、引言随着科技的快速发展，处理器性能的需求不断提升，传统单核处理器已经难以满足日益增长的计算需求。
因此，多核处理器系统成为了研究的热点。
本文以基于FPGA（现场可编程门阵列）的多核处理器系统为研究对象，对其进行了详细的研究与设计。
二、研究背景及意义FPGA作为一种可编程的硬件设备，具有高度的并行性、灵活性和可定制性，因此被广泛应用于高性能计算、信号处理等领域。
而多核处理器系统则通过集成多个处理器核心，实现了更高的计算性能和更快的处理速度。
将FPGA和多核处理器系统相结合，可以构建出高性能、高灵活性的多核处理器系统，对于提高计算性能、降低功耗、增强系统稳定性等方面具有重要的意义。
三、FPGA多核处理器系统的设计（一）系统架构设计基于FPGA的多核处理器系统主要由多个FPGA芯片组成，每个FPGA芯片上集成了多个处理器核心。
系统采用共享内存的方式，实现了各个处理器核心之间的数据交换和通信。
此外，系统还包含了控制模块、接口模块等部分，以实现系统的整体控制和外部接口的连接。
（二）处理器核心设计处理器核心是FPGA多核处理器系统的核心部分，其设计直接影响到整个系统的性能。
在处理器核心设计中，需要考虑指令集设计、数据通路设计、控制单元设计等方面。
指令集设计需要考虑到指令的兼容性、可扩展性和执行效率；数据通路设计需要考虑到数据的传输速度和带宽；控制单元设计则需要考虑到处理器的控制流程和时序。
（三）系统通信设计系统通信是FPGA多核处理器系统中非常重要的一部分，它涉及到各个处理器核心之间的数据交换和通信。
在系统通信设计中，需要考虑到通信协议的设计、通信接口的选择、通信速度和带宽等方面。
常用的通信协议包括总线协议、消息传递协议等，需要根据具体的应用场景进行选择和设计。
四、系统实现与测试（一）硬件实现在硬件实现阶段，需要根据设计要求选择合适的FPGA芯片和开发工具，完成电路设计和布局布线等工作。
有关FPGA的毕业论文---精品模板
天津工业大学毕业设计（论文）基于FPGA的LCD显示控制系统的设计姓名：马震院(系）别: 信息与通信工程学院专业: 电子信息工程班级：电子061指导教师：周勇职称：讲师2010年 6 月13 日天津工业大学毕业设计(论文）任务书院长教研室主任指导教师毕业设计（论文）开题报告表天津工业大学毕业设计（论文）进度检查记录天津工业大学本科毕业设计（论文）评阅表摘要本课题主要任务是设计基于FPGA的LCD控制器，兼顾好程序的易用性，以方便之后模块的移植和应用。
本课题的设计采用了带ST7920驱动的12864-12的液晶模块，并使用Xilinx公司的spartanII系列的XC2STQ144来作为核心的控制器。
控制器部分采用VHDL语言编写，主体程序采用了状态机作为主要控制方式。
ST7920是一种内置128x64-12汉字图形点阵地液晶显示控制模块，用于显示汉字和模型。
最后实现使用FPGA在LCD上的任意位置显示任意的16*16像素的中文字符以及16＊8的英文字符，另外要能根据输入数据的变化同步变化LCD上显示的内容.同时要能将储存模块中的图片数据正常地显示在LCD上。
该课题的研究将有助于采用FPGA的系列产品的开发,特别是需要用到LCD 的产品的开发。
同时可以大大缩短FPGA的开发时间。
另外，由于模块的易用性，也将使得更多的采用FPGA的产品之上出现LCD，增加人机之间的交互性，为行业和我们的生活带来新的变化。
关键词：ST7920；12864—12 ；VHDL；FPGA ；LCDABSTRACTIn this project, the main object is to design a LCD controller based on FPGA，and at the same time emphasize on the convenience for the later application and migration. In this project, This topic is designed with a belt—driven 12864—12 ST7920 LCD module, and use the Xilinx's spartanII series XC2STQ144 as the core of the controller。
基于FPGA的时间数字转换器设计_学士学位论文
NANCHANG UNIVERSITY学士学位论文THESIS OF BACHELOR（2009—2013年）题目基于FPGA的时间-数字转换器设计学院：信息工程学院系电子系专业班级：电子信息工程093班基于FPGA的时间-数字转换器设计摘要时间是物质存在和运动的基本属性之一，它是科学研究、科学实验和工程技术等领域的必不可少的参量。
时间-数字转换器作为时间测量技术的核心，在诸多领域都有广泛的应用。
实现时间-数字转换电路的方法有许多种，如计数器法、电流积分法、门延迟法以及FPGA法等。
本论文设计的是基于FPGA的时间-数字转换器，设计思想是以计数器为粗时间间隔测量单元，门延迟为细时间间隔测量单元，最终基于FPGA实现TDC系统。
设计借助了Verilog HDL语言对FPGA 进行设计，完成了边缘检测、计数器及串口输出的软件设计，实现了测量范围为30min，分辨率达1ns的大范围、高分辨率TDC系统的设计。
本系统可移植性强，在提高时钟频率和门延迟精度后可应用于微粒子探测、激光测距和定时定位等领域。
关键词：时间-数字转换器FPGA 计数器门延迟分辨率AbstractDesign of Time to Digital Converter based on FPGAAbstractTime is one of the basic attribute of material’s existence and exercise, it’s an essential parameter of scientific researches, scientific experiments, engineering technology and other technology fields. Time-digital converter, as a time measurement technology core, are widely used in many fields.There are many ways to implement the time-digital converter, such as the counter method, the current integration method, the gate delay method and the FPGA method. This thesis designed a FPGA based TDC, the design idea is using the counter as a crude time interval measurement, the gate delay as a precise time interval measurement, and finally, the system is achieved by the FPGA. In the design, with the language of Verilog HDL, we achieved the software design of the edge detection, the counter and the outputting of serial. A measurement range of 30min, 1ns resolution of the large-scale, high-resolution TDC system is designed. This system is portable, if the clock frequency and the accuracy of gate delay are improved, it can be used in particle detection, laser ranging and timing positioning and any other fields.Keywords: Time to Digital Converter; FPGA; Counter; Gate delay; Resolution目录摘要 (I)ABSTRACT (II)前言 (1)1.1选课的背景及意义 (1)1.2国内外研究现状 (1)1.3课题所做的工作及论文章节安排 (2)1.3.1设计思想 (2)1.3.2论文章节安排 (2)时间-数字转换技术研究与分析 (4)2.1时间-数字转换电路的应用领域研究 (4)2.2时间-数字转换电路实现方法分析比较 (4)2.2.1计数器法 (4)2.2.2电流积分法 (5)2.2.3门延迟法 (6)2.2.4 FPGA法 (6)2.3 小结 (6)时间数字转换系统的硬件设计 (7)3.1硬件系统总体设计 (7)3.2开发板介绍 (7)3.3 FPGA芯片介绍 (9)3.3.1 FPGA简介及Cyclone ⅡEP2C5Q208C8N芯片概述 (9)3.3.2Cyclone ⅡEP2C5Q208C8N芯片的特点 (10)3.4 FPGA开发流程 (10)3.4.1功能定义和器件选型 (10)3.4.2设计输入 (11)3.4.3布线布局 (11)3.5 Quartus II仿真平台介绍 (12)3.5.1设计输入 (12)3.5.2项目编译 (13)3.5.3项目仿真 (13)时间-数字转换系统的软件设计 (14)4.1 Verilog语言介绍 (14)4.2基于Verilog语言的FPGA总体设计 (14)4.2.1设计目标及核心原理 (14)4.2.2边缘检测工作原理及设计 (16)4.2.3计数器工作原理及设计 (16)4.2.4门延迟细计数原理及设计 (18)4.2.5数据计算模块原理 (20)4.2.6串口输出模块设计 (20)系统测试 (22)5.1 边缘检测仿真 (22)5.2计数器仿真 (22)5.3串口发送数据仿真 (23)5.4时间-数字转换系统测试 (23)总结 (25)参考文献（Reference） (26)致谢 (27)附录 (28)第一章前言1.1选课的背景及意义时间既是一个抽象的概念，又是物质存在和运动的基本属性之一。
毕业设计论文--基于FPGA的交通灯设计
摘要交通信号指示灯是城市中交通指挥疏导中不可缺少的智能工具。
以前用到的大多数交通灯的控制系统都是采用单片机或者PLC进行设计开发的。
本文将采用VHDL硬件描述语言来论述各模块代码，并在Quartus II开发环境下进行编译，在硬件板子上进行调试和演示。
在计算机上运行成功并生产生成顶层文件后下载在FPGA器件EP2C5T144开发板子上进行验证。
通过调试结果显示，本文的设计完全可以满足现在交通指挥的需求，包括时间提示显示、相关状态控制和主、支干道的红、黄、绿灯交替显示功能。
本文在交通灯控制的基础上，对硬件描述语言以及其设计流程做了简单介绍。
EDA工具是一种十分重要的VHDL语言开发工具，它是一款能够对设计过程中任何一个环节或者阶段进行计算机模拟的强大工具，因而，该工具能够确保准确的设计，减少设计周期，大大降低成本。
基于FPGA的交通灯控制器具有较高的可靠性、擦写迅速、高效的运算能力、故障少、设计简单、质量轻以及体积不大等优势。
本次设计将采用EP2C5T144最小系统开发板，因为它的体积不大，可以轻松嵌入到外围电路中，完全可以快速进行逻辑判断，数据计算以及系统运算等。
本文采用QuartusII软件进行开发，运用自顶向下的新型设计方法。
关键词：自动、逻辑、交通灯、EDA、FPGAAbstractTraffic light controller plays a very important role in the regulation of urban traffic. The traditional traffic light controller is based on single-chip microcomputer or PLC. This paper introduces a scheme based on FPGA technology and II Quartus development platform to realize the intersection traffic light controller. Using VHDL hardware description language description of the module program, and in the II Quartus environment to compile, simulate, generate the top level files downloaded in the FPGA device EPF10K10LC84 FLEX for verification. The verification results show that the basic design to achieve the control of traffic light controller, including the countdown time display function and main function, the special state control, a road of red, yellow, and green light display function alternately, indicating that the design scheme is correct. In this paper, the design process of the traffic light controller, and briefly introduces the hardware description bright prospect in the digital system design of VHDL language structure model and process design, VHDL design advantages and the language and an important position.EDA tools for electronic design personnel is extremely important, it can in each stage of electronic design, the level of computer simulation and verification, to ensure the design accuracy and can shorten the design cycle and reduce design cost. Can realize the automatic control of traffic lights crossroads traffic lights. Based on the FPGA design of traffic lights system has high reliability, real-time flash, high operation speed, the failure rate is low, the circuit is simple, and the volume is small. This design uses Altera cycloneii series ep2c5t144 chip as the core of the minimum system, it can easily embed into the actual traffic lights application system, can realize the function of the simple logic control, data acquisition, signal processing and mathematical computing; using QuartusII software as a development platform; using top-down design Keywords: automatic, logic, traffic lights, EDA, FPGA目录摘要 (I)Abstract (II)目录 (III)前言 (1)1 绪论 (2)1.1论文研究背景及意义 (2)1.2 FPGA开发的历史及简介 (3)1.3 EP2C5T144最小系统介绍 (4)1.4 本文研究的主要内容 (5)2 硬件设计 (7)2.1硬件开发环境介绍 (7)2.2硬件开发环境平台搭建 (7)2.3原理图设计 (12)3 软件设计 (16)3.1软件开发平台介绍 (16)3.2软件开发平台搭建 (17)3.3程序设计 (18)3.3.1 程序设计分析 (18)3.3.2 程序设计中需要注意的问题 (19)4 实物模型展示 (23)4.1 实物模型介绍 (23)4.2 实物模型演示方法 (24)4.2 仿真说明 (24)总结 (26)参考文献......................................................... 错误！未定义书签。
fpga应用与实践实训参考文献
fpga应用与实践实训参考文献FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，广泛用于数字电路设计和嵌入式系统开发。
在FPGA应用与实践的实训中，学生将学习如何使用FPGA进行逻辑设计和硬件编程。
本文将介绍FPGA应用与实践实训的参考文献，以帮助读者深入了解该领域的最新发展和实践经验。
一、FPGA应用与实践的参考文献1. "FPGA设计与实现"：这本书是FPGA技术的经典教材，详细介绍了FPGA设计的基本原理和实践方法。
作者通过丰富的案例和实验，帮助读者掌握FPGA的设计和开发技巧。
2. "FPGA高级设计与实现"：这本书对FPGA的高级设计和实现进行了深入讲解。
作者结合实际项目经验，介绍了FPGA设计中的高级技术和优化方法，为读者提供了实际应用的参考。
3. "FPGA数字信号处理"：这本书介绍了FPGA在数字信号处理领域的应用和实践。
作者讲解了FPGA的基本原理和数字信号处理算法，并通过案例分析和实验演示，展示了FPGA在音频、图像和视频处理等方面的应用。
4. "FPGA嵌入式系统设计"：这本书重点介绍了FPGA在嵌入式系统设计中的应用。
作者详细讲解了FPGA的软硬件协同设计和嵌入式系统开发流程，为读者提供了实际项目的指导和实践经验。
5. "FPGA网络加速器设计"：这本书介绍了FPGA在网络加速器设计中的应用和实践。
作者阐述了FPGA的网络协议处理和数据包转发技术，通过案例分析和实验验证，展示了FPGA在网络性能优化方面的优势和应用场景。
二、结语FPGA应用与实践的实训是培养学生硬件设计和嵌入式系统开发能力的重要环节。
通过参考上述文献，读者可以了解FPGA设计和开发的基本原理、高级技术和实际应用，从而在实训中取得更好的成果。
希望本文能对读者在FPGA应用与实践实训方面提供一定的帮助和指导。
fpga毕业论文
fpga毕业论文FPGA技术在计算机和电子领域中得到越来越广泛的应用。
本文主要介绍了FPGA在数字信号处理中的应用。
文章首先介绍了FPGA的基本原理和结构，然后详细阐述了FPGA在数字信号处理中的应用，包括数字滤波器、均衡器、FFT等。
最后，文章对FPGA在数字信号处理中的应用进行了总结和展望。
一、FPGA概述FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，其硬件结构由可编程逻辑单元（LUT）、寄存器和互连资源组成，可以进行不同电路结构的编程和再编程。
FPGA 拥有很多优点，例如高度的可定制性、可重构性、高速性、大规模集成度、低功耗和低成本等，因此在数字电子、通信、图像处理、网络交换机、音视频处理、科学计算等领域中得到广泛应用。
二、FPGA在数字信号处理中的应用数字信号处理（Digital Signal Processing，DSP）是数字电子学的一个重要领域，用于处理数字信号。
FPGA在数字信号处理中的应用包括数字滤波器、均衡器、FFT、数字信号合成器、数字调制解调等，下面分别进行详细介绍。
（一）数字滤波器数字滤波器是一种数字信号处理器件，用于对数字信号进行滤波处理，滤除或增强特定频率的信号。
数字滤波器可以基于FPGA硬件平台进行设计和实现。
常见的数字滤波器包括低通滤波器、高通滤波器、带通滤波器和带阻滤波器等。
FPGA 实现数字滤波器具有高速处理、低延迟、低功耗、高精度和灵活性等优点。
（二）均衡器均衡器是用于抵消信号失真的一种电路装置，主要用于数字通信和音频处理。
FPGA可以实现各种类型的均衡器，如时域均衡器、频域均衡器、自适应均衡器等。
这些均衡器主要用于信道均衡、接收机均衡和发射机预失真等领域，能够提高系统的信号质量和稳定性。
（三）FFTFFT（Fast Fourier Transform，快速傅里叶变换）是一种数字信号处理算法，用于将时间域信号转换为频域信号。
毕业设计(论文)-基于FPGA的电机控制
毕业设计(论文)-基于FPGA的电机控制————————————————————————————————作者：————————————————————————————————日期：基于FPGA的电机控制指导老师：设计了一个基于现场可编程门阵列（FPGA）的电机控制系统。
简单介绍了步进电机和直流电机的工作原理和工作特点，并根据两种电机的不同特性设计了基于FPGA的不同的控制电路：以改变频率来控制步进电机的转速；调节脉冲的占空比大小改变输出电压的大小，从而达到控制直流电机的转速的目的。
关键字：FPGA 步进电机直流电机电机控制PWMDesign of the Motor-Control Based on FPGAAbstract: the electromotor control system is designed based on FPGA. This paper simply introduces the principle and the characrers of current-motor and step-motor.And what’s more,different control circuits based FPGA are designed accordering to the different characteristic of current-motor and step-motor. The rotate speed of step-motor is controlled by changing frequency .The output-voltage changes accordering to the rate of impulses,and so the aim to control the rotate of current-motor achieve.Keyword : step-motor motor-control PWM FPGA目录1.系统设计 (3)1.1功能介绍 (3)1.2电机控制简介 (3)1.2.1步进电机的控制 (3)1.2.2直流电机的控制 (3)1.3总体设计方案 (4)1.3.1总体设计思路 (4)1.3.2方案论证与比较 (4)2.单元电路设计 (7)2.1.步进电机驱动电路 (7)2.2.直流电机驱动电路 (8)3.软件设计 (8)3.1实现方法 (8)3.2 程序流程图 (9)4.系统测试 (10)5.结论及参考文献 (10)5.1.结论: (10)5.2.参考文献: (10)6.附录 (10)前言步进电机：一般，电动机都是连续旋转，而步进电动机却是一步一步转动的。
毕业设计(论文)-基于fpga的函数信号发生器的设计与实现[管理资料]
![毕业设计(论文)-基于fpga的函数信号发生器的设计与实现[管理资料]](https://img.taocdn.com/s3/m/e1d8101a81c758f5f61f67f8.png)
基于FPGA的函数信号发生器的设计与实现摘要波形发生器己成为现代测试领域应用最为广泛的通用仪器之一，代表了信号源的发展方向。
直接数字频率合成(DDS)是二十世纪七十年代初提出的一种全数字的频率合成技术，其查表合成波形的方法可以满足产生任意波形的要求。
由于现场可编程门阵列(FPGA)具有高集成度、高速度、可实现大容量存储器功能的特性，能有效地实现DDS技术，极大的提高函数发生器的性能，降低生产成本。
本文首先介绍了函数波形发生器的研究背景和DDS的理论。
然后详尽地叙述了用FPGA完成DDS模块的设计过程，接着分析了整个设计中应处理的问题，根据设计原理就功能上进行了划分，将整个仪器功能划分为控制模块、外围硬件、FPGA器件三个部分来实现。
最后就这三个部分分别详细地进行了阐述。
本文利用Altera的设计工具QuartuSH并结合VeI’i1og一HDL语言，采用硬件编程的方法很好地解决了这一问题。
论文最后给出了系统的测量结果，并对误差进行了一定分析，结果表明，，、三角波、锯齿波、方波，通过实验结果表明，本设计达到了预定的要求，并证明了采用软硬件结合，利用FPGA技术实现波形发生器的方法是可行的。
关键词:函数发生器，直接数字频率合成，现场可编程门阵列The Design and Realize of DDS Based on FPGAAbstractArbitrary Waveform Generator(AWG) is one of the most popular instruments in modern testing domains，Which represents the developing direction of signal sources· Direct Digital frequency Synthesis(DDS) advance dearly in full digital technology for frequency synthesis，its LUT method for synthes waveform .Adapts togenerate arbitrary Waveform· Field programable GateArray(FPGA)has the feature sof Iargeseale integration,high working frequency and ean realize lal’ge Memory,50FPGAeaneffeetivelyrealizeDDS.The of Corporation Altera ehosen to do the main digitalProcessing work，which based on its large sale and highs Peed. The 53C2440MCU ehosenasa control ehip· Inthisdesign,how to design the fpga chip and theInter faee between the FPGA and the control ehiP the the method ofSoftware and hardware Programming,the design used the software Quartus11 and languageverilog一HDL solves ，the PrineiPle of DDS and Basis of EDA technology introdueed Problem is the design are analyzed and the whole fun into three Parts:masterehiP，FPGA deviee and PeriPheral three Parts are described indetail disadvantage and thing sneed toadv anceareal Of the dissertation,or asquare wave with in the frequency rangeto20MHz .Planed and the way to use software and hardware Programming method and DDS Technology to realize Functional Waveform Generatoravailable.Keywords:DDS;FPGA;Functional Waveform Generator目录第一章绪论 ................................................ IV ............................................................................................................... IV ................................................................................................................. V ......................................................................................................... V....................................................................................................... VI .............................................................................................................. VII ...................................................................................................... VIIDMA输出方式.......................................................................... VII...................................................................................................... VII..................................................................................................... V III 第二章直接数字频率合成器的原理及性能 ................................................ I .................................................................................................................. I .......................................................................................................... I......................................................................................................... I I DDS原理 ............................................................................................. I II 第三章基于FPGA的DDS模块的实现 .......................................................... I (FPGA)简介 ............................................................................................. I II软件并建立工程 ....................................................................... I I新建Block Diagram/Schematic File并添加模块电路。
FPGA毕设论文
毕业设计（论文）题目基于FPGA的USB2.0控制器设计目录摘要 (I)Abstract................................................................................................................................... I I 第1章概述. (1)1.1 USB技术现状 (1)1.2 FPGA技术简述 (2)1.2.1 FPGA的原理 (2)1.2.2 Altera 公司的CycloneII系列芯片 (2)第2章FPGA开发流程及相关工具 (3)2.1 典型FPGA开发流程 (3)2.2 Altera公司Quartus II软件介绍 (6)第3章USB2.0体系结构及协议 (8)3.1 USB总线拓扑 (8)3.2 USB总线电气特性 (8)3.3 设备端点 (8)3.4 USB传输 (9)3.4.1 包类型 (9)3.4.2 包格式 (10)3.4.3 传输事务 (10)第4章USB控制器结构原理 (14)4.1 USB控制器功能分析 (14)4.1.1 协议数据翻译 (14)4.1.2 总线上事件检测 (14)4.1.3 USB事务传输控制 (14)4.1.4 与外部微控制器接口 (14)4．2 USB协议控制器的模块划分 (15)4.3 控制器顶层引脚定义 (16)第5章USB控制器结构设计和仿真 (19)5.1 系统设计方式及层次结构划分 (19)5.1.1 系统的设计方式 (19)5.1.2 系统的层次结构划分 (19)5.2 UTMI 接口 (20)5.2.1 UTMI接口设计 (20)5.2.2总线事件检测的实现 (21)5.2.3 数据传递 (21)5.3 协议层PL (22)5.3.1 协议层PL模块设计 (22)5.3.2包组装器 (22)5.3.3 包拆装器 (24)5.3.4 协议引擎 (25)5.4 控制和状态寄存器 (28)5.4.1 端点寄存器 (28)5.4.2 控制器寄存器 (29)5.5 存储器接口和仲裁器模块设计 (31)第6章USB控制器的FPGA实现 (33)6.1 USB控制器的综合 (33)6.1.1 系统的可综合描述 (33)6.1.2 系统的综合 (33)6.2 USB控制器的FPGA实现 (34)6.2.1 器件的选择 (34)6.2.2 系统的编译 (34)6.3 系统的测试验证 (35)6.3.1 系统验证方案 (35)6.3.2 系统验证 (35)第7章结论与改进 (36)致谢 (37)参考文献 (38)摘要近年来USB接口技术已经成为计算机领域发展最快的技术之一。
(完整版)基于FPGA的数字电子钟系统设计毕业论文
基于FPGA的数字电子钟系统设计摘要随着电子技术的飞速发展，现代电子产品渗透到了社会的各个领域，并有力地推动着社会生产力的发展和社会信息化程度的提高。
在现代电子技术中，可编程器无疑是扮演着重要角色。
现场可编程门阵列(FPGA)是近年来迅速发展起来的新型可编程器，其灵活的可编程逻辑可以方便的实现高速数字信号处理。
它突破了并行处理、流水级数的限制，具有反复的可编程能力，从而有效的地利用了片上资源，加上高效的硬件描述语言(VHDL)，从而为数字系统设计提供了极大的方便。
本文较系统地介绍了FPGA的基本结构、基本原理、功能特点及其应用；阐述了数字系统设计的基本思想及设计流程，同时，也概述了FPGA在数字系统设计中的作用，基于FPGA的数字系统设计方法和流程；简要介绍了VHDL语言的发展历程，VHDL语言的功能特点等。
本文的主要内容是根据上述原理和方法设计一个电子钟系统，目的在于通过该系统的功能，体现出FPGA在数据处理中的应用。
该电子钟系统功能齐全，设计思路清晰。
系统程序基于VHDL语言，采用模块化设计方法。
系统设计包含8个子程序模块：分频组件、六十进制计数器组件、二十四进制计数器组件、闹钟设定组件、校时组件、i60BCD组件、i24BCD组件、以及二进制转换成七段码组件。
每个子程序均经过EDA 工具仿真，并附有仿真图，最后将各模块组装为一个整体——电子钟。
-关键词电子设计自动化；现场可编程门阵列；硬件描述语言；电子钟-Digital Electronic Clock DesignBased on Technology of FPGAAbstractWith the rapid development of electronic technology, modern electronic products , also increased. In modern electronic technology, the programmable logic devices play a key role.Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years.It introduced the concept of flexible programmable logic, which can realize -chip resources, coupled with efficient language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications; expounded on the basic design of digital systems thinking and design process, at the same time, also outlined the FPGA in the design of digital systems, FPGA-based digital system design methods and processes; gave a briefing on the development of VHDL language, VHDL language and other features.The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 sub-system design process modules：frequency division system, 60 M counter system,24 M-counter system,Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into Seven-Segment code system. each subroutine simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole - the electronic clock.Key words EDA;FPGA; VHDL; Electronic clock-目录摘要 (I)Abstract (II)第1章绪论 (1)1.1课题背景和意义 (1)1.2可编程器件的发展历程 (1)1.2.1早期的可编程器件——PLD (2)1.2.2高级可编程器件FPGACPLD (3)1.3国内外研究现状 (4)1.4本文主要内容 (5)第2章FPGA基本结构及数字系统设计原理 (6)2.1 FPGA的基本结构及工作原理 (6)2.1.1基于查找表结构的FPGA (8)2.1.2查找表结构的FPGA逻辑实现原理 (8)2.1.3 FPGA的工作原理 (9)2.2数字系统设计概述 (9)2.2.1数字系统的组成 (10)2.2.2数字系统设计方法 (10)2.2.3数字系统设计的一般过程 (11)2.3本章小结 (12)-第3章数字电子钟功能模块设计 (13)3.1数字系统设计中的FPGA (13)3.1.1 FPGA在数字系统设计中的作用 (13)3.1.2基于FPGA的应用系统设计 (13)3.2数字系统设计的重要工具——VHDL (16)3.2.1 VHDL语言的特点 (16)3.2.2基于VHDL的系统设计流程 (17)3.3电子钟主要功能模块设计 (18)3.3.1分频模块 (18)3.3.2六十进制计数器模块 (19)3.3.3二十四进制计数器模块 (20)3.3.4校时模块 (22)3.3.5 BCD七段显示译码器 (23)3.4本章小结 (23)第4章电子钟模拟仿真及其分析 (24)4.1系统设计的总体思路 (24)4.2各功能模块仿真分析 (25)4.2.1 分频组件 (25)4.2.2 六十进制计数器组件 (25)4.2.3 二十四进制计数器组件 (26)4.2.4 闹钟设定组件 (26)4.2.5 校时组件 (27)4.2.6 i60BCD组件 (28)4.2.7 i24BCD组件 (29)4.2.8 二进制转换成七段码组件 (30)4.3数字电子钟功能仿真图 (30)4.4采用FPGA设计优势分析 (33)4.5本章小结 (34)结论 (35)致谢 (36)参考文献 (37)附录A (38)附录B (43)附录C (47)附录D (48)第1章绪论1.1课题背景和意义20世纪70年代，随着中小规模集成电路的开发应用，传统的手工制图设计印刷电路板和集成电路的方法已无法满足设计的精度和效率的要求。
毕业设计论文—基于FPGA的DDS应用设计【定稿】
毕业设计论文基于FPGA的DDS应用设计摘要本文以FPGA 为平台，介绍了DDS 的基本原理，DDS 的FPGA 实现方案。
在传统DDS 的基础上提出改进措施，使得DDS 具有更高的输出分辨率和波形存储器利用率。
在信号发生器的设计中,传统的用分立元件或通用数字电路元件设计电子线路的方法设计周期长,花费大,可移植性差。
本设计是利用EDA技术设计的电路, 该信号发生器输出信号的频率范围为20Hz～20KHz，幅度的峰-峰值为0.3V～5V两路信号之间可实现0°～359°的相位差。
本文侧重叙述了用FPGA来完成直接数字频率合成器(DDS)的设计,DDS由相位累加器和正弦ROM查找表两个功能块组成,其中ROM查找表由兆功能模块LPM_ROM来实现。
而通过设定不同的累加器初值(K1)和初始相位值(K2)，可以调节两路相同频率正弦信号之间的相位差,从而产生两路数字式的频率、相位和幅值可调的正弦波信号，最后通过QUARTUS II下载。
关键词: FPGA DDS 信号发生器 ROMI摘要毕业设计论文AbstractThis paper describes the basic principle of DDS, proposes the solution of DDS byFPGA. Improvements are given based on the tranditional DDS which allow DDS having higheroutput resolution and higher efficiency of memory utilization ratio.In the designing of the signal generator, the traditional method, which designs electronic circuits using discrete components or general digital circuits components, takes a long time with high cost, what’s more, the transplanting ability of it is unsatisfactory. In this design, the circuit is designed by means of EDA. Its output frequency range is 20Hz to 20KHz with an output amplitude range of 0.3V to 5V(P-P), and the phase difference between two outputs of the two sine signals can be modulated from 0°to 359°.The thesis emphasizing discusses the designing of DDS basing on FPGA. DDS is made up of the phrase accumulator and sine ROM looking-up table, which is realized by functional EAB chip. And through setting different initial accumulator value (K1) and initial phrase value (K2), the difference of phrase between the two sine signals can be changed. As a result, two serials of sine signals with changeable digital frequency, phrase and magnitude are produced. At last, we can show the total course and result with QUARTUS II.Keywords: FPGA DDS Signal Generator ROMII毕业设计论文基于FPGA的DDS应用设计目录绪论 (1)第一章 DSS的原理及应用方案 (3)1.1系统实现的原理 (3)1.2DDS的基本原理及性能特点 (3)1.3DDS的实现方案 (6)第二章硬件开发的原理 (9)2.1FPGA概述 (9)2.2.1 FPGA的基本特点 (9)2.2.2 FPGA配置方式 (9)2.2.3 FPGA和CPLD的区别 (11)2.3VHDL语言 (12)2.4QUARTUS II简介 (13)第三章其他设计电路及器件介绍 (15)3.1本设计考虑模块构成 (15)3.2D/A转换电路 (15)3.3幅度控制电路 (16)3.4电源电路 (17)3.5滤波电路 (18)3.6FGPA_EP1C3T100N简介 (18)3.7LM358双运算放大器 (19)第四章实验结果 (21)4.1编译综合 (21)4.2仿真 (21)4.3管脚分配 (24)4.4硬件调试下载. (24)4.5输出波形 (26)总结 (27)致谢 (28)参考文献 (29)附录 (30)III毕业设计论文基于FPGA的DDS应用设计绪论1. 课题背景在一些电子设备的电路板故障检测仪中，往往需要频率、幅度都能由计算机自动调节的信号源。
FPGA类毕业设计论文摘要、章节划分参考格式
（2008届）本科毕业设计（论文）基于FPGA的DES加密算法的硬件实现2008年6月摘要随着网络通信技术的发展，数据传输的安全性要求也随之加强，DES算法已经成为目前应用非常广泛的分组对称加密算法。
目前，实现DES算法的方式有软件实现和硬件实现两种。
其中FPGA在实现算法方面具有灵活性、物理安全性和比软件实现更高的性能，它已成为硬件实现DES算法的最好的选择。
本文在分析DES算法原理的基础上，首先对如何用FPGA实现DES加密算法进行了分析和讨论，提出了性能优先和资源优先两种总体设计方案，考虑到DES加密算法运算量巨大和FPGA集成度越来越高的特点，最终选定性能优先的设计方案。
接着详细阐述了子密钥生成、S盒设计、子密钥延迟控制等模块和DES流水线结构的设计方法，并对整个系统进行了有关VHDL编程，逻辑综合，逻辑适配以及有关仿真与分析。
系统的仿真结果表明，本设计完全实现了系统设定的功能。
本设计采用了自顶向下分析，自底向上设计的方法，采用VHDL文本输入和原理图输入相结合的方式作为设计的主要表达手段，采用QuartusⅡ作为该系统的主要设计工具，采用Altera公司Cyclone系列的EPEC12F324C6芯片作为该设计的载体。
本设计采用了流水线技术和并行技术相结合的方式，高速实现了DES算法，系统的最高时钟频率为222.77MHz。
关键词：DES算法，硬件实现，FPGA，流水线技术，并行技术ABSTRACTWith the development of the technology for network communication, people make more strict demands upon the safety about the transmission of the data. DES (Data Encryption Standard), as a grouping and symmetry encryption algorithm, has already been used most widely. At present, there are two ways to realize DES algorithm, namely software realization and hardware realization. Using FPGA (Field Programmable Gate array), which is one of the hardware realization, has been the best choice, because it is flexible, physically safe and of higher performance than using software in algorithm realization.In this paper, we analyze the algorithm mechanism to discuss how to complete the implementation of the DES algorithm based on FPGA, then the two global schemes are proposed, and lastly we choose one of them to carry on particularly, which is called performance-first. We expatiate the details of the design method for the creation of sub-key, S box, pipelining and the control of sub-key delay in the paper. We synthesize, optimize and simulate the system, and by the analysis of its performance, the design is proved out.We apply the top-down method to analyze and the bottom-up method to design the system. Text editor with a VHDL model and graphic editor are developed as the main expression means to the design, and run with the related design tool named Quartus Ⅱ, finally the design is implemented in EPEC12F324C6 chip of the Altera Cyclone FPGA. Combining with the features of VHDL, the proposed design make full use of the sources in the FPGA, and 4368 logic elements are cost totally. The DES algorithm is achieved with high speed by adopting the pipelined technique, which is more than 100MHz.Keywords: DES algorithm, hardware realization, FPGA, pipelining。
fpga论文
FPGA课程论文学院：电气学院专业班级：姓名：学号：指导老师：***日期：2015年12月13日目录一、摘要二、概念2.1 什么是FPGA2.2 工作原理2.3 芯片结构2.4 配置模式三、FPGA的设计语言介绍3.1 VHDL语言介绍3.2 Verilog语言介绍四、交通灯的Verilog语言程序4.1 设计背景4.2 Verilog程序4.3 C语言程序五、学习体会六、参考文献FPGA结课论文一、摘要现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。
传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。
硬件描述语言为适应新的情况，得到迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、CynlibC++等。
本次设计是基于FPGA/CPLD数控脉冲宽度调制信号发生器实现，该系统主要模块有：时钟产生电路模块、JTAG编程连接模块、电源电路模块，通过连线将各个模块进行连接成最小系统，系统精简，实现方便且功能强大，比起传统的信号发生器有着比较明显的优势。
本设计立足系统可靠性及稳定性等高技术要求，采用FPGA芯片实现数控脉冲宽度调制信号发生器的FPGA/CPLD设计，其电路设计比较简单，外围电路少，易于控制和检查，较传统的分离元件实现方式有着明显的优势，尤其是其设计电路实现周期，其抗干扰及调试过程都很简单。
二、概念2.1什么是FPGA?FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB （Input Output Block）和内部连线（Interconnect）三个部分。
FPGA毕业设计论文
硬盘编译码的FPGA实现中文摘要在硬盘的数据传输和存取过程中，信道调制编码是一个不可缺少且关系到存储系统性能的环节，它解决的问题主要是使输入的序列得以在介质中存储，并使从介质中读取得信号还原为原本的信息。
在使用峰值检测技术的磁盘驱动中的一种标准编码是码率为1/2的(d,k)=(2,7)码，也称Franaszek码。
本文阐述了硬盘编译码的FPGA实现的设计，在简要介绍了FPGA技术背景、VHDL语言和MAX+plusII开发平台的基础上，阐述了硬盘编译码的FPGA实现的各模块的设计，并设计了硬盘编译码的FPGA实现的整体架构。
Franaszek编码码元长度可变是本设计的一大难点，Franaszek编码是一种同步变长编码，其码率不变但码元长度可变，是一种特殊的变长编码。
本设计采用状态机解决了变长编码码元识别的问题，状态机思想的优越性在本设计中得到了很好的体现，在较低的时钟频率下很好地解决的变长编码码元识别的问题。
让编码序列连续输出时本设计的另一个难点，由于在编码器中最高时钟频率仅能与输出序列的时钟同步，要在同一个时钟沿解决存入与输出的问题，文中设计了一个缓存控制器用于控制输出的连续性，使输出序列保持连续。
采用了VHDL硬件描述语言对各基本模块进行了设计实现，并给出各模块和整个系统的仿真结果。
本课题的硬盘编译码器实现，为实用游程长度受限码编译码在的FPGA上的实现做了探索性尝试，为其他信道调制编译码的IP核设计和FPGA实现有一定的借鉴意义。
关键词：游程长度受限码,FPGA,VHDL,MAX+plusIIFPGA implementation of hard disk encoding and decodingAbstractDuring the process of data transmission in the hard disk, channel modulation coding is a necessary and also related to the performance of the storage system. It solve the problem which the inputted sequence can be recorded at read from the storage media. One of the coding mode is used in the disk drive which adopt the peak detection technology as a standard code, its code rate is 1/2 and (d, k) = (2, 7), so-called Franaszek code. This paper introduced the design of the FPGA implementation of hard disk encoding and decoding, on the basis of briefly introducing the technical background of FPGA \ VHDL and MAX+plusII development software. All the major modules of the encoder and decoder was been expounded and design the overall structure of them. The most difficult problem is the length of code elements of Franaszek code is variable, Franaszek is a kind of synchronous variable length code whose code rate is invariable and the length of code element is variable, so it is a special kind of variable length code. This design uses state machine, solve the problem recognition of code elements of the variable length code, the advantage of state machine principle was been well shown, to solve the problem of the recognition of code elements in a very low clock frequency. To let the output sequence continuous is another difficulty in this thesis, because the highest clock frequency only can be synchronous with the clock of output sequence of encoder, so it must finish the operation of storage and output in the same clock edge, this thesis design a buffer controller to ensure the continuity of output, maintain the continuous output sequence. Using VHDL designed and implemented hard disk encoder and decoder of basic mode and gives the simulation result of main modules of the encoder and decoder. The design and implementation of hard disk encoder and decoder provided an exploring attempt on the hardware implementation of practical RLL encoder and decoder and a reference on other channel modulation encoder and decoder system IP core and their FPGA implementation.Keywords: run-length-limited, FPGA, VHDL, MAX+plusII目录第一章：绪论 11.1 课题概述 1器件的应用状况与发展趋势 1第二章：FPGA介绍 3的结构 3的优点 5的性能 7的FLEX10K系列FPGA 8第三章：VHDL介绍 103.1 硬件描述语言概述 10的特点 11的功能与应用 12的语法 12第四章：MAX+plusII软件介绍 144.1 MAX+plusII概述 144.2 MAX+plusII的界面 154.3MAX+plusII的设计流程 16第五章：基于FPGA的硬盘编译码器的设计 21系统的总体设计 21状态机的设计 24缓存控制器的设计 28结论 37谢辞 38参考文献 39第一章：绪论1.1 课题概述随着微电子技术与自动控制技术的发展，越来越多的FPGA器件正广泛应用于各种数字信号处理过程。
FPGA参考的论文
1 绪论1.1选题背景及意义在石油勘探过程中为了解井下的情况我们要通过测井仪器把井下信息传送的地面，在实际的测井中我们一般采用放射性测井。
来自测井仪器的信号有三种：模拟，脉冲和编码数字信号。
而许多测井仪器，如：自然伽马，补偿中子，流体密度，流量，含水，温度，压力，以及数字CCL仪器输出的都是脉冲信号。
由于输出的脉冲信号和辐射粒子的能量成正比例关系，测量这些脉冲的幅度，就可以知道辐射粒子的能谱，井下不同深度的放射形辐射强度，因此脉冲幅度的测量技术在核辐射勘探中是一个重要问题。
在测量过程中，地面系统需要挂接一些测井仪器，这就涉及到对脉冲信号的采集与处理问题。
如果对这些脉冲信号采集不稳定，就会影响测井资料的取得和石油开采的质量。
因此，对脉冲信号的采集与处理是很常见的，也是很重要的。
由于被采集信号频率的范围不同，要求精度也不同。
采用通常的采集方法都无法同时满足低频率和高频率的测量精度要求，而且需要大量的硬件电路的搭配。
随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件FPGA的出现，给设计人员带来了诸多方便，利用其开发产品，成本低，周期短，可靠性高。
FPGA是一种新兴的高密度大规模可编程逻辑器件,它具有门阵列的高密度和PLD器件的灵活性和易用性,目前已成为一类主要的可编程器件。
可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构,能随时进行设计调整而满足产品升级。
使得硬件的设计可以如软件设计一样方便快捷,从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计观念,使电子设计的技术操作和系统构成在整体上发生了质的飞跃。
采用FPGA可编程器件,可利用计算机软件的方式对目标器件进行设计,而以硬件的形式实现。
既定的系统功能,在设计过程中,可根据需要随时改变器件的内部逻辑功能和管脚的信号方式,借助于大规模集成的FPGA和高效的设计软件,用户不仅可通过直接对芯片结构的设计实行多种数字逻辑系统功能,而且由于管脚定义的灵活性,大大减轻了电路图设计和电路板设计的工作量及难度。
FPGA毕业论文
南京理工大学紫金学院毕业设计说明书(论文)作者: 杨望学号：080404153系：电子工程与光电技术系专业: 通信工程题目: 基于FPGA的直流电机控制设计刘曦助教指导者：(姓名) (专业技术职务)评阅者：(姓名) (专业技术职务)2012 年 5 月毕业设计说明书（论文）中文摘要毕业设计说明书（论文）外文摘要目次1 绪论 (1)1.1 课题的来源 (1)1.2 课题研究的目的及其意义 (2)1.3 课题国内外研究现状 (3)1.4 课题研究的主要内容及其安排 (3)2 直流电机的基本知识 (5)2.1 直流电机的特点 (5)直流电机的基本结构 (5)直流电机的工作原理 (7)直流电机的主要参数 (7)2.5 本章小结 (8)3 直流电机PWM调速系统方案设计 (9)3.1 直流电机PWM调速原理 (9)3.2 基于单片机的直流电机PWM调速方案 (10)3.3 基于FPGA的直流电机调速方案 (11)3.4 方案论证 (12)3.5 本章小结 (13)4 直流电机调速控制电路设计 (14)系统工作原理 (14)键盘电路设计 (15)系统时钟电路设计 (16)4.4 H型桥式驱动电路设计 (17)电源电路设计 (19)4.6 本章小结 (20)5 硬件描述语言VHDL及开发系统QuartusⅡ (21)5.1 VHDL语言介绍 (21)5.2 QuartusⅡ开发系统介绍 (24)5.3 本章小结 (24)6 FPGA内部逻辑电路组成及各个模块详解 (25)6.1 PWM脉宽调制信号产生模块 (25)6.2 控制模块 (30)6.3 FPGA内部逻辑电路仿真 (31)仿真结果分析 (33)6.5 本章小结 (34)结论 (35)致谢 (36)参考文献 (37)1 绪论以FPGA为其控制核心，对直流电机PWM调速系统方案的组成、程序设计及系统仿真分别进行了详细的叙述。
1.1 课题的来源直流电动机是一种能量转换的装置，具有良好的启动性能和宽广平滑的调速特性，在国民经济中起着重要作用，无论是在工农生产、交通运输、国防宇航、医疗卫生、商务与办公设备，还是日常生活中的家用电器，都大量的使用着各种各样的电机，如汽车、电视机、电风扇、空调等等也离不开电机。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1 绪论1.1选题背景及意义在石油勘探过程中为了解井下的情况我们要通过测井仪器把井下信息传送的地面，在实际的测井中我们一般采用放射性测井。
来自测井仪器的信号有三种：模拟，脉冲和编码数字信号。
而许多测井仪器，如：自然伽马，补偿中子，流体密度，流量，含水，温度，压力，以及数字CCL仪器输出的都是脉冲信号。
由于输出的脉冲信号和辐射粒子的能量成正比例关系，测量这些脉冲的幅度，就可以知道辐射粒子的能谱，井下不同深度的放射形辐射强度，因此脉冲幅度的测量技术在核辐射勘探中是一个重要问题。
在测量过程中，地面系统需要挂接一些测井仪器，这就涉及到对脉冲信号的采集与处理问题。
如果对这些脉冲信号采集不稳定，就会影响测井资料的取得和石油开采的质量。
因此，对脉冲信号的采集与处理是很常见的，也是很重要的。
由于被采集信号频率的范围不同，要求精度也不同。
采用通常的采集方法都无法同时满足低频率和高频率的测量精度要求，而且需要大量的硬件电路的搭配。
随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件FPGA的出现，给设计人员带来了诸多方便，利用其开发产品，成本低，周期短，可靠性高。
FPGA是一种新兴的高密度大规模可编程逻辑器件,它具有门阵列的高密度和PLD器件的灵活性和易用性,目前已成为一类主要的可编程器件。
可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构,能随时进行设计调整而满足产品升级。
使得硬件的设计可以如软件设计一样方便快捷,从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计观念,使电子设计的技术操作和系统构成在整体上发生了质的飞跃。
采用FPGA可编程器件,可利用计算机软件的方式对目标器件进行设计,而以硬件的形式实现。
既定的系统功能,在设计过程中,可根据需要随时改变器件的内部逻辑功能和管脚的信号方式,借助于大规模集成的FPGA和高效的设计软件,用户不仅可通过直接对芯片结构的设计实行多种数字逻辑系统功能,而且由于管脚定义的灵活性,大大减轻了电路图设计和电路板设计的工作量及难度。
同时,这种基于可编程芯片的设计大大减少了系统芯片的数量,缩小了系统的体积,提高了系统的可靠性。
基于EDA技术的设计方法为“自顶向下”设计,其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言,在系统的基本功能或行为层次的仿真技术,在确保设计的可行性与正确性的前提下,完成功能确认。
然后利用EDA工具的逻辑综合功能,把功能描述转换为某一具体目标芯片的网表文件,经编程器下载到可编程目标芯片中(如FPGA芯片)本设计选择DE2开发测试板,使该芯片能够实现设计要求的功能。
这样,一块芯片就是一个数字电路系统。
使电路系统体积大大减小,可靠性得到提高。
基于DE2板的脉冲信号采集电路利用可编程芯片（CYCLONEⅡ2C35）的可编程系统，通过采集四路脉冲信号可以避免由于实际的硬件设计用到的器件较多，连线复杂，而且产生比较大的延时，造成测量误差，可靠性差等弊端。
本文主要介绍了基于DE2板的脉冲信号采集电路的组成及工作原理，简述了在EDA平台上用FPGA器件构成该数字系统的设计思想。
详细论述了用VHDL语言设计脉冲采集电路的分频模块，计数模块，测频控制信号发生器模块，锁存模块，译码显示模块，完成了对该新型脉冲采集电路的设计。
1.2 设计目标由上所述中我们知道许多测井仪器，如：自然伽马测井仪采集的信号大都是脉冲信号，这些脉冲信号的频率一般在50HZ左右，这样我们每路采集电路只要设计，两个十进制计数器，一个锁存器，两位数码管显示即可满足设计要求。
在本设计中我们用VHDL语言分别编写采集电路每一路的分频模块，计数模块，测频控制信号发生模块，锁存模块，译码显示模块的程序，并能在软件MAX+PLUSⅡ下仿真结果正确。
该采集电路能实现的功能具体要求：1）能采集四路频率为40HZ的脉冲信号。
2）用VHDL语言编写程序并进行仿真。
3）利用DE II板的硬件资源采集即用DEII板上的按键和数码管模拟和显示四路脉冲频率值。
2 FPGA及DE2板介绍2.1 FPGA简介2.2.1概述当今社会是数字化的社会，是数字集成电路广泛应用的社会。
数字集成电路本身在不断地进行更新换代。
它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。
但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。
系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。
FPGA是一种可以由用户自定义并进行配置的高密度专用集成电路。
FPGA具有阵列型PLD器件的优点，同时其结构又类似掩模门阵列，因此更高的集成度和更强大的逻辑实现能力，使得设计更加灵活和容易实现。
事实上FPGA已成为一类标准器件。
世界知名的可编程逻辑供应商（如Xilinx、Altera和Actel）可以为客户提供各具特色的FPGA产品。
因此对FPGA而言有着不同的分类方法，一般可以根据互连结构和编程特性对FPGA进行分类。
目前主流的FPGA产品内部连线一般采用分段互连结构，并且可重复编程。
2.1.2 FPGA基本结构FPGA的内部结构主要可分为三个部分：可配置逻辑块CLB（configurable logic block）、输入输出功能块IOB（I/O block）和可编程连线资源IR（interconnect resource）。
1. 可配置逻辑块CLB：此处为构成逻辑功能的主要区块，其中是由函数式产生区（function generation section）与反相器所组成.2. 输入/输出功能块IOB：IOB是作为CLB对外界的界面（如图2.3所示），每个IOB可规划成输入、输出，或双向。
3. 可编程连线资源IR（interconnect resource）可编程连线资源IR是使IOB与CLB或CLB与CLB之间能互相连接在一起的媒介，在没有规划前都是不相连的，只有在布线时才会依需求连接，其中主要种类可分为：切换矩阵（switch matrix）,交连缓冲器（interconnect buffer）及金属连线（metal resource）。
其个别说明如下：切换矩阵：一次可使多条线搭接在一起。
2.2 DE2板介绍2.2.1 DEⅡ开发板简介DEⅡ开发板是ALTERA公司开发的基于FPGA测试开发板，DEⅡ开发板使用了与大批量生产的高端产品（如最高QC标准的高密度PC主板和汽车infotainment 系统）相一致的严格设计与布线准则。
主要的设计和布线思路如下：仔细安排器件及连接走线。
这种良好的排版可增加制造产量，并简化主板调试流程。
无跳线设计提高鲁帮性。
跳线易出错而且为不随时携带手册的用户带来不便。
部件的选择取决于片上容量。
我们选择了在PC和DVD播放器中最常用的配置确保这些部件将来能够得到持续供应。
电源和IO口保护设计考虑到了大部分的现场以外情况。
2.2.2 DEⅡ开发板特性DEⅡ开发板为用户提供了用于多媒体开发的多种特性。
器件按照当前最流行的多媒体产品设计来选择。
DEⅡ开发板平台能使拥护迅速理解实时多媒体工业产品的所有内在技巧。
DEⅡ区块描述：（1）CYCLONEⅡ2C35FPGA有35000个逻辑单元，Fineline BGA 672管脚封装，475用户自定义IO口，有105M4K RAM块和483Kbit SRAM，有35个嵌入式乘法器和四个锁相环等（2）Altera 系列配置器件（EPCS16）和USB Blaster电路用户编程和用户API控制的板上USB Blaster，支持JTAG模式和AS模式，提供EPCS16系列配置器件。
（3）8Mbyte SDRAM单数据速率同步动态RAM存储芯，1M*4*16位，支持NIOSⅡ和Terasic高速多端RAM控制器。
（4）1Mbyte 闪存（可升级至4Mbyte）带有1Mbyte NAND闪存，可支持4MbyteSDRAM的布线。
支持NIOS和Terasic高速多端闪存控制器。
（5）按键带有4个按键，施密特触发器实现防抖动，常态是高电平，按下按键时产生一个有效低点平脉冲。
（6）时钟输入带有一个50Mhz晶振，一个27Mhz晶振，带有一个SMA外部时钟输入。
（7）串口提供2个串行端口：一个RS—232口，1个PS/2口，提供RS—232断口的DB9连接器，提供连接DE2 PS2鼠标或键盘的PS/2连接器。
（8）音频CODEC使用Wolfson WM8731 24位sigma_delta最优品质音频CODEC，包括line_in,line_out 和micropone；8KHz_96KHz采样频率可应用于MP3播放器录音器PDA和智能手机。
（9）XSGA DAC输出使用ADI7123 240MHz Triple 10位高速视频DAC，带有15个管脚的高密度D_sub连接器，最佳性能和品质时支持100Hz刷新速率下1600*1200分辨率，能有CycloneⅡFPGA实现高性能TV编码器。
（10）NTSC/PAL电视编码电路使用ADI718B多格式SDTV视频编码器支持NTSC——（M，J，4，43），PAL——（B/D/G/H/I/M/N），SECAM集成了3个54MHz,9位AD，由单个27MHz晶振输入提供时钟。
多种可编程模拟输入格式：Comosite video(CVBS),S_Video(Y/C)和YPrPb组件。
应用范围：DVD接收器，液晶电视，置顶盒，数字电视和便携式视频设备。
（11）10/100以太网控制器集成了带有通用处理器接口的MAC和PHY，支持100Base_T和100Mb/s的全双工操作完全兼容IEEE 802.3u spec，支持IP/TCP/UDP求和校验，支持用于半双工模式数据流控制的背压。
USB主从控制器完全兼容USB Spec 2.0版本，支持全速和低速数据传输，支持USB主从模式，支持2个USB端口（一个是A类用于主设备，一个是B类用于DE2上的设备）。
提供大多数CPU的高速并行接口，支持带驱动的NIOSⅡ，支持可编程I/O和DMA。
（12）2个带二极管保护的40脚扩展接口CycloneⅡ引出72个I/O管脚到2个40脚扩展接口，40脚扩展接口兼容标准IDE硬件驱动的排线电缆。
（13）USB Blaster电路和设置设备板上内置USB Blaster 电路，带有供DE2控制面板API连接的增强特性，提供JTAG和AS编程模式，包括16Mbit(EPCS16)串行设置设备。