数字集成电路设计笔记归纳资料.doc
数字集成电路设计基础
数字集成电路设计基础
1. 数字逻辑
•布尔代数
•组合逻辑电路
•时序逻辑电路
•状态机
2. CMOS 技术
•CMOS 器件的结构和特性•MOS 晶体管的开关特性•CMOS 逻辑门
•CMOS 存储器
3. 数字集成电路设计流程
•系统规范
•架构设计
•逻辑设计
•物理设计
•验证和测试
4. 组合逻辑电路设计
•门级优化
•多级逻辑优化
•可编程逻辑器件 (FPGA)
5. 时序逻辑电路设计
•时钟和复位电路
•触发器和锁存器
•同步和异步时序电路
6. 存储器设计
•静态随机存取存储器 (SRAM) •动态随机存取存储器 (DRAM) •只读存储器 (ROM)
•闪存
7. 芯片设计中的布局和布线
•布局约束和规则•布线算法
•时序和功耗优化8. 验证和测试
•功能验证
•时序验证
•制造测试
9. 数字集成电路应用•微处理器和单片机•数字信号处理•通信系统
•嵌入式系统
其他重要概念：
•数制转换
•可靠性和容错性•EDA 工具
•低功耗设计
•可制造性设计。
数字集成电路考试 知识点
数字集成电路考试知识点一、数字逻辑基础。
1. 数制与编码。
- 二进制、十进制、十六进制的相互转换。
例如，将十进制数转换为二进制数可以使用除2取余法；将二进制数转换为十六进制数，可以每4位二进制数转换为1位十六进制数。
- 常用编码，如BCD码（8421码、余3码等）。
BCD码是用4位二进制数来表示1位十进制数，8421码是一种有权码，各位的权值分别为8、4、2、1。
2. 逻辑代数基础。
- 基本逻辑运算（与、或、非）及其符号表示、真值表和逻辑表达式。
例如，与运算只有当所有输入为1时，输出才为1；或运算只要有一个输入为1，输出就为1；非运算则是输入和输出相反。
- 复合逻辑运算（与非、或非、异或、同或）。
异或运算的特点是当两个输入不同时输出为1，相同时输出为0；同或则相反。
- 逻辑代数的基本定理和规则，如代入规则、反演规则、对偶规则。
利用这些规则可以对逻辑表达式进行化简和变换。
- 逻辑函数的化简，包括公式化简法和卡诺图化简法。
卡诺图化简法是将逻辑函数以最小项的形式表示在卡诺图上，通过合并相邻的最小项来化简逻辑函数。
二、门电路。
1. 基本门电路。
- 与门、或门、非门的电路结构（以CMOS和TTL电路为例）、电气特性（如输入输出电平、噪声容限等）。
CMOS门电路具有功耗低、集成度高的优点；TTL门电路速度较快。
- 门电路的传输延迟时间，它反映了门电路的工作速度，从输入信号变化到输出信号稳定所需要的时间。
2. 复合门电路。
- 与非门、或非门、异或门等复合门电路的逻辑功能和实现方式。
这些复合门电路可以由基本门电路组合而成，也有专门的集成电路芯片实现其功能。
三、组合逻辑电路。
1. 组合逻辑电路的分析与设计。
- 组合逻辑电路的分析方法：根据给定的逻辑电路写出逻辑表达式，化简表达式，列出真值表，分析逻辑功能。
- 组合逻辑电路的设计方法：根据逻辑功能要求列出真值表，写出逻辑表达式，化简表达式，画出逻辑电路图。
2. 常用组合逻辑电路。
数字集成电路设计-笔记归纳
第三章、器件一、超深亚微米工艺条件下MOS 管主要二阶效应：1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。
主要原因是TH GS V V -太大。
在沟道电场强度不高时载流子速度正比于电场强度（μξν=），即载流子迁移率是常数。
但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场强度的增加而线性增加。
此时近似表达式为：μξυ=（c ξξ<），c sat μξυυ==（c ξξ≥），出现饱和速度时的漏源电压DSAT V 是一个常数。
线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。
2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。
正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。
克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。
2、保护环。
3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。
所以短沟时VT 随L 的减小而减小。
此外，提高漏源电压可以得到类似的效应，短沟时VT随VDS增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。
这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）：VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。
VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。
5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。
不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。
一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。
数字集成电路总结
数字集成电路基础学习总结第一章数字电子技术概念1.1 数字电子技术和模拟电子技术的区别模拟信号：在时间上和数值上均作连续变化的电路信号。
数字信号：表示数字量的信号，一般来说数字信号是在两个稳定状态之间作阶跃式变化的信号，它有电位型和脉冲型两种表达形式：用高低不同的电位信号表示数字“1”和“0”是电位型表示法；拥有无脉冲表示数字“1”和“0”是脉冲型表示法。
数字电路包括：脉冲电路、数字逻辑电路。
数字电路的特点：1）小、轻、功耗低2）抗干扰力强3）精度高按电路组成的结构可分立元件电路集成电路数数字电路分类小规模按集成度的大小来分中规模大规模超大规模双极型电路按构成电路的半导体器件来分单极型电路组合逻辑电路按电路有记忆功能来分1.21.3 三极管：是一种三极（发射极E、基极B(发射结、集电结)半导体器件，他有NPN和PNP两种，可工作在截止、放大、饱和三种工作状态。
电流公式：I(E)=I(B)+I(C)放大状态：I(C)=βI(B) 饱和状态：I(C)< βI(B)1.4 数制，两要素基数权二进制，十进制，十六进制之间的转换：二进制转换成十进制：二进制可按权相加法转化成十进制。
十进制转换成二进制：任何十进制数正数的整数部分均可用除2取余法转换成二进制数。
二进制转化成八进制：三位一组分组转换。
二进制转换成十六进制：四位一组分组转换。
八进制转换成十六进制：以二进制为桥梁进行转换。
1.5 码制十进制数的代码表示法常用以下几种：8421BCD码、5421BCD码、余3BCD码。
8421BCD码+0011=5421BCD码第二章逻辑代数基础及基本逻辑门电路2.1 “与”逻辑及“与”门若决定某一时间的所有条件都成立，这个事件就发生，否则这个事件就不发生，这样的逻辑关系成为逻辑与或者逻辑乘。
逻辑与真值表：逻辑功能：有0出0，全1出1. 逻辑式：L=A •B 符号：2.2“或”逻辑及“或”门决定某一事件的条件中只要有一个或一个以上成立，这事件就发生，否则就不发生没这样的逻辑关系称为逻辑或或称为逻辑加。
数字集成电路复习必备知识点总结
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。
等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。
直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。
但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。
只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。
数字集成电路复习要点
数字集成电路复习要点⼀、简答题1.集成电路发展的特点：速度变快，I/O增多，⼯作电压下降……A，特征尺⼨越来越⼩，B，单个芯⽚晶体管数⽬越来越多，速度越来越快，电压越来越⼩，层数越来越多，端⼝越来越多，功耗越来越低2.P181⼤扇⼊的“设计技术”。
A，调整晶体管尺⼨B，逐级加⼤晶体管尺⼨C，重新安排输⼊D，重组逻辑结构（把光键路径上的晶体管靠近门的输出端）3.简述集成电路⼯艺中典型的光刻步骤及其相互关系。
（P28）氧化层，涂光刻胶，光刻机曝光，光刻胶的显影和烘⼲，酸刻蚀，旋转清洗和⼲燥，各种⼯艺加⼯步骤，去除光刻胶4.什么是多晶⾃对准⼯艺，有哪些优点？（P32）在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从⽽也确定了源区和漏区的位置。
它使源和漏这两个区域相对于栅具有⾮常精确的位置，有助于减⼩晶体管中的寄⽣电容。
5.CMOS逻辑门特性：(全摆幅，⽆⽐性，低输出阻抗，⾼输⼊阻抗，⽆静态功耗。
)A，电压摆幅等于电源电压，噪声容很⼤，B，逻辑电平与器件的相对尺⼨⽆关，⽆⽐逻辑，C，具有低输出阻抗，⾼输⼊阻抗，D，不消耗任何静态功率6.伪NCMOS门逻辑的特点A，减少晶体管的数⽬，由2N减到N+1，B，速度快缺点：⼩的噪声容限和⼤的静态功耗6.传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？优点：结构简单，阀值损失⼩，硬件开销⼩缺点：延时⾼，仅含NMOS的传输管将引起静态功耗并减⼩噪声容限解决办法：避免开关长串联以减⼩延时，增加电平恢复晶体管以消除静态功耗7.什么是时钟馈通，有何危害？(P215)原理：电容耦合的特殊情况，由在预充电器件的时钟输⼊和动态输出节点之间电容耦合引起的效应，当下拉⽹络不导通时，这⼀电容耦合会在时钟由低⾄⾼翻转时，引起的动态节点输出上升到VDD以上；⽽快速上升和下降时时钟边沿会耦合到信号节点上。
特点：a）可能使预充电管正常情况下反偏结⼆极管变为正向偏置，使电⼦注⼊到衬底中，被附近处于⾼电平的⾼阻节点收集，导致出错。
数字集成电路复习总结
第二章 制作工艺
不同工艺层的作用 自对准工艺 设计规则：
设计规则
版图设计工程师和工艺工程师之间的接口 指导构造工艺掩模板 单位尺寸：最小线宽（版图中使用的单位） 可按比例变化的规则：lambda （λ）参数 绝对尺寸：微米规则
第三章 器件
MOS晶体管
加法器
十一章 设计运算功能块
超前进位加法器
点运算公式 11.4 加法树（对应点运算的公式） 基2-（基4-）GP点运算的电路实现（4位加法器的 进位逻辑表达式），图11.21 11.23 11.24 定义：阵列乘法器，部分积 波兹编码乘法器 保留进位乘法器 Wallace树乘法器
逻辑努力：F=GBH
第六章 CMOS组合逻辑门：其他门电 路
有比逻辑：
电阻负载： 伪NMOS：VM VIH、VIL、NMH、NML的计算 差分级联电压开关逻辑（逻辑电路设计和识别） 阈值电压损失及解决方法 互补传输管逻辑：电路设计
传输晶体管逻辑（电路设计）
动态CMOS门电路
Lcrit >> tpgate/0.38rc
导线的rc延时只有在输入信号的上升（下降）时间 小于RC时才予以考虑，即trise < RC
如果不满足上式，信号的变化将慢于导线带来的延迟， 因此采用集总电容模型就够了
© MJIrwin, PSU, 2000
第五章 CMOS反相器
电压转移特性（VTC）：不同区域pmos、 nmos工作状态
反向门阈值（中点）电压VM的近似计算 VIH、VIL的计算 NMH、NML的计算
数字集成电路设计
数字集成电路设计数字集成电路设计是现代电子工程领域中至关重要的部分。
随着科技的不断发展，数字集成电路在各种应用中发挥着越来越重要的作用。
本文将介绍数字集成电路设计的基础知识、设计流程和常见应用。
一、基础知识1.1 数字集成电路的概念数字集成电路是由数字逻辑门和存储元件等基本器件组成的集成电路。
它能够进行数字信号的处理和控制，是数字系统的核心组成部分。
1.2 数字集成电路的分类数字集成电路可以分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路的输出只由当前输入决定，而时序逻辑电路的输出还受到时钟信号的控制。
1.3 数字集成电路的优势数字集成电路具有体积小、功耗低、性能稳定等优势，广泛应用于数字信号处理、计算机系统、通信设备等领域。
二、设计流程2.1 确定需求首先需要明确设计的功能和性能需求，包括输入输出规格、时钟频率、功耗要求等。
2.2 逻辑设计根据需求进行逻辑设计，包括功能拆分、逻辑电路设计、逻辑门选型等。
2.3 电路设计在逻辑设计的基础上进行电路设计，包括电路拓扑结构设计、布线规划、电源分配等。
2.4 物理设计最后进行物理设计，确保布局布线符合设计规范，满足信号完整性和功耗要求。
三、常见应用3.1 通信设备数字集成电路在通信设备中广泛应用，如调制解调器、WiFi芯片、基带处理器等。
3.2 汽车电子数字集成电路在汽车电子领域也有重要应用，如车载娱乐系统、车载控制单元等。
3.3 工业控制数字集成电路在工业控制系统中发挥着重要作用，如PLC、传感器接口等。
结语数字集成电路设计是一门复杂而重要的学科，需要工程师具备扎实的电子知识和设计能力。
随着科技不断进步，数字集成电路设计将在未来发挥越来越重要的作用，为各种领域的发展提供技术支持。
以上为数字集成电路设计的基础知识、设计流程和常见应用，希望能为读者对该领域有更深入的了解。
《数字集成电路设计》复习提纲
《数字集成电路设计》复习提纲(1-7,10,11章)2011-121. 数字集成电路的成本包括哪几部分？2. 数字门的传播延时是如何定义的？3. 集成电路的设计规则(design rule)有什么作用？4. 什么是MOS晶体管的体效应？什么是沟道长度调制效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Vin=0、VDD、VM时，两个管子什么区？V DD8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。
9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。
10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？V outV in0.511.522.512. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。
1C L = 8 C13.(1)用静态互补CMOS 门实现如下功能，画出电路连接图。
Out=AB+CD(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。
反相器尺寸：NMOS 管=1，PMOS 管=2。
14. 分析下列动态电路的功能。
OutClkClkAB CM pM e15. 下面的电路是什么功能？16.描述超前进位加法器的基本原理。
17.CLK1和CLK2存在正时钟偏差，即CLK2比CLK1晚。
（1）给出最小时钟周期的约束表达式，考虑时钟偏差。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）综合版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：可以相互转化.db（不可读）.lib（可读）加了功耗信息.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
数字集成电路考试重点
集成电路设计考点1.填空题1.NM L和NM H的概念，热电势，D触发器，D锁存器，施密特触发器。
低电平噪声容限：VIL-VOL高电平噪声容限：VOH-VIH这一容限值应该大于零热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。
2.MOS晶体管动态响应与什么有关？（本征电容P77）MOS晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负载引起的额外电容所需要的时间。
本征电容的来源：基本的MOS结构、沟道电荷以及漏和源反向偏置PN结的耗尽区。
3.设计技术（其他考点与这种知识点类似）P147怎样减小一个门的传播延时：减小CL：负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电容和扇出电容。
增加晶体管的宽长比提高VDD4.有比逻辑和无比逻辑。
有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。
这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS 下拉网络和一个简单的负载器件组成。
无比逻辑：逻辑电平与器件的相对尺寸无关的门叫做无比逻辑。
有比逻辑：逻辑电平是由组成逻辑的晶体管的相对尺寸决定的。
5.时序电路的特点：记忆功能的原理：（a）基本反馈；（b）电容存储电荷。
6.信号完整性。
（电荷分享，泄露）信号完整性问题：电荷泄露电荷分享电容耦合时钟馈通7.存储器与存储的分类按存储方式分随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。
顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。
按存储器的读写功能分只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。
随机读写存储器(RAM)：既能读出又能写入的半导体存储器。
按信息的可保存性分非永久记忆的存储器：断电后信息即消失的存储器。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm 自己算4、EDA 设计流程IP 设计SystemC 模块设计（verilog ）版图设计电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys 版权)：.db .lib （可读）.sdb .slib第2章 器件基础1、保护IC 的输入器件以抗静电荷（ESD 保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
ξC取决于掺杂浓度和外加的垂直电场强度器件在V DS达到V GS --V T 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短沟道器件饱和区范围更大反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式（尤其是速度饱和）4、MOS管二阶效应阈值变化：随着器件尺寸的缩小，阈值电压变成与L、W、V DS有关短沟效应（漏端感应势垒降低（DIBL））：电压控制耗尽区宽度，V DS提高将会导致势垒降低，甚至过高的V DS将会导致源漏短路，称为源漏穿流窄沟效应：沟道耗尽区并不立即在晶体管边沿终止，而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W值较小时将会引起阈值电压升高亚阈值导通：在V GS接近甚至略小于V T时，I D仍然存在热载流子效应：原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。
数字集成电路设计要点
数字IC流程:RTL design and simulationDC synthesisAPR（Auto Place and Route）PT timing analysisPhysical Verification采用工具：1. vi （输入），gcc （c模型）2 Modelsim（Questasim）/ VCS / IUS/ iverilog/ Verdi（仿真、调试）3 DC （综合）4 FM（形式验证）5 Astro （后端物理实现）//将换为ICC，已初步实现，未细检查，仅作参考6 PT（时序分析）7 IC51418 Calibre （后端验证）硬件一般要分为两部分：1 wishbone接口，解决通信问题2核心功能模块，真正实现功能Wishbone互连:1. 点到点方式，单独测试IP核时常用，或者片外互连2. 共享总线方式3. 交叉互连结构•构建SoC系统时采用；•需要选择交叉互连模块：wb_conmax、wb_conbus、tc_top等PDK：Process Design KitDC综合与时序约束RTL （Register Transfer Level ）TCL：Tool Command LanguageTk：ToolKit综合工具:•FPGASynplify / DC FPGA / Xilinx / Altera•ASICsynopsys: DC （主流，事实标准）cadence: BuildGates / PKS / RCDC : Design CompilerPKS: Physically Knowledgeable SynthesisRC : RTL compilersdc: synopsys design constraints约束sdf: standard delay format版式综合三阶段:•翻译/转换（此阶段工艺无关）•优化优化与映射同时进行•映射（此阶段工艺相关）将功能映射到目标工艺库上DC基本流程: 读入设计设置约束执行综合查看报告保存结果时钟树: 时钟是个非常重要的信号，要求到各个寄存器时钟端时延一致，后端设计会专门针对时钟布线，插入buf，形成时钟树，综合阶段不处理时钟，假设是理想时钟CDC信号：clock domain crossingAPR流程：Auto Place and Route++++++采用Astro工具ICC （IC Compiler）TDF文件（top design format）core 电源环：原则：尽量使用高层（1）高层金属厚（2）利于底层stdcell布线Astro APR：1. 基本概念2. 设计输入3. 布局规划floorplan4. 时序约束5. place6. 时钟树综合CTS7. 布线8. DFM9. 数据导出：•导出网表，用于LVS、后仿真等•导出GDSII数据：流片数据•导出SPEF：PT时序分析•导出SDF：后仿真时钟树综合CTS：Clock Tree Synthesisroute步骤：•先布时钟线(关键信号)•Timing setup•再布标准单元•Post-Route Opt以及CTO•Post-Route时序分析DFM：•天线效应：解决方案1：跳线，解决方案2：插入二极管•加Filler•过孔优化•Fill Notch and Gap• Add_label•添加Wire track物理验证:LVS: layout versus schematicANT：AntennaDRC：design rule check工具: ic5141 virtuoso , calibre步骤:1 准备ic5141环境（工艺库、基本库、快捷键、显示资源、Calibre配置等）2 stdcell、Pad库导入到ic51413 设计库aes_ASIC导入到ic51414 为电源PAD加label （LVS用）5 准备ANT/DRC/LVS规则文件6 LVS检查（先做，确认设计正确）7 ANT 检查与修正（先于DRC，ANT修正中可能会引入DRC）8 DRC检查与修正9 设计数据导出CDL: Circuit Description Language时序分析:Fmax(寄存器间最大时间决定)Tsu(setup)，Th(hold)Tco (从时钟到达到输出端稳定)Tpd(pin to pin delay，组合逻辑延迟)时序分析任务之一是：验证设计满足时序要求，如何验证？1.动态时序仿真（后仿真）：输入激励，分析波形。
数字集成电路基础知识
功耗延时积（PDP ）:功耗和延时的乘积一般为常数NMOS 和PMOS 阈值电压和体效应系数均分别为正值和负值 若GS V 不变，MOSFET 随着DS V 的增大进入的所处的状态： 长沟道器件：亚阈值区（弱反型）— 线性区—饱和区（强反型）短沟道器件：亚阈值区（弱反型）— 线性区 — 速度饱和区 — 饱和区（强反型）在饱和区长沟道器件的GS V 与DS I 成平方关系，短沟道器件GS V 与DS I 成线性关系中点电压M V ='()()NP W kn L W kn L=，又'2n p kn kn μμ==，保证()W L之比为0.5才能保证中点电压在12DD V 处，达到对称反相器设计的要求上升时间是从0.1DD V 到0.9DD V 的时间， 2.2r t τ=最大信号频率1max r ff t t =+ 上升和下降延时用来描述输入输出本身的逻辑改变的快慢，传播延时则是输入逻辑传播到输出逻辑的时间，是输入和输出0.5DD V 翻转点时间的延迟平均值0.69pr t τ=N输入与非门M V =N输入或非门M V =用m 倍尺寸的N 输入NAND 可以写成：012pu r r L N t t C m α+=+ 0(1)nuf f L N t N t C mα=++ 用m 倍尺寸的N 输入NOR 可以写成：0(1)pu r r L N t N t C m α=++012nuf f L N t t C mα+=+ 逻辑努力：电容对参照电容的比值 inrefC g C =，(1)ref Gn C r C =+ 电气努力：输出电容与输入电容的比值 outinC h C =路径延时D ：各个分支归一化延时的和，11()NNi i i i i i D d g h p ====+∑∑ 路径逻辑努力：1Ni i G g ==∏ 路径的电气努力：1Ni i H h ==∏ 路径努力：112212()()...()...N N N F GH g h g h g h f f f === 分支努力：off C +=T path path path C C b C C ==节点上总电容主逻辑路径电容路径分支努力：1N i i B b ==∏ 修正F GHB =。
最新数字集成电路复习资料
精品文档第一章数字集成电路介绍第一个晶体管,Bell实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本(非重复性费用) 与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本(重复性费用)与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=(芯片成本+芯片测试成本+ 封装成本) /最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM (低电平噪声容限)和NM (高电平噪声容限)来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM = V°H - V IH NM L = V lL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数字集成电路知识点
t /
Vin
out
p
1
数字集成电路知识点总结-by tong li
一、按存储单元状态变化分类：同步时序电路和异 b.采用本地时钟网络（而不是树形布线）可以减少 步时序电路 时钟偏差，但增加了电容负载和功耗 二、按输出信号的特点分类：米里（Mealy）型和 c.如果数据沿，可以消除竞争，以牺牲性能为代价 摩尔（Moore）型 一个方向流动， 可使数据和时钟按相反的方向布线 14.锁存器和寄存器 d.把电源线（VDD 或 GND）放在时钟线的旁边可 Latch: 电平触发 以减少或避免与相邻信号网络的耦合 Register: 边沿触发 e.电源供电不稳是引起抖动的重要原因，通过加入 15.如何实现存储功能：双稳态原理 片上去耦电容可以减少影响，但增大了面积 16.亚稳态状态切换的条件： 1. 切断反馈环路； 2. 触 21.加法器 发强度超过反馈环 逐位进位加法器：tadder = (N-1)tcarry + tsum 17.存储类型：静态（基于正反馈） ；动态（基于电 镜像加法器：进位产生电路只有 2 个晶体管，提高 容） 了性能 18.互连寄生现象的影响 传输门加法器：24 个晶体管 降低电路可靠性 进 位 旁 路 加 法 器 ： tadder = tsetup + Mtcarry + 影响性能:增大延时\增加功耗 (N/M-1)tbypass + (M-1)tcarry + tsum 寄生效应类型:电容(串扰)、电阻(欧姆电压降、电 进位选择加法器：线性进位选择加法器、平方根进 迁移)、电感(Ldi/dt 电压降、传输线效应) 位选择加法器 19.时钟的非理想化 超 前 进 位 加 法 器 ： (1)包括： CO,K=f(AK,BK,CO,K-1)=GK+PKCO,K-1 时钟偏差：时钟沿到达不同空间的时间差别；各个 加法器性能比较: 周期的偏差相同；不造成时钟周期的变化，只有相 50 位的偏移；衡量时钟分布好坏的指标； Ripple adder 时钟抖动： 给定空间上时钟周期的变化； 可正可负， 40 平均值为 0 的随机量；需要严格限定抖动的范围； 30 衡量时钟本身好坏的指标； Linear select 20 (2) 产 生 原 因 ： a.clock generation- 时 钟 生 成 ； b.devices-设备； c.interconnect-互连； d.power supply10 Square root select 电源；e.temperature-温度；f.capacitive load-电容性 0 0 20 40 60 负载；g.coupling to adjacent lines-耦合到相邻线路。 N (3)影响：a.正偏差增加了时钟周期的有效长度，提 升了电路的性能。b.负偏差缩短了时钟周期的有效 22.存储器结构:译码器，阵列，层次化，按内容寻 长度，降低了电路的性能。 址 偏差的影响：Minimum cycle time:T + = tc-q + tlogic+ 23. 非 易 失 性 存 储 器 ： EPROM 、 EEPROM tsu (E2PROM)、FLASH 抖动的影响：TCLK-2tjitter>=tc-q+tlogic+tsu 分析题 (4)解决方法：沿触发系统 1.反相器的电压传输特性曲线(VTC) T =tclk-q + tlogic + Tsu - d + 2 Tjitter 20. 时钟网络设计 (1)目的:使时钟偏差和抖动最小化；时钟网络功耗 最小 (2)设计自由度： 基本拓扑和层次;导线材料的类型； 导线和缓冲器的尺寸;上升和下降时间;负载电容的 划分 (3)设计方法： a.采用 H 树结构或更为一般的布线匹配的树结构， 使从中央时钟分配源到单个钟控元件的时钟路径 均衡
最新数字集成电路复习笔记
数集复习笔记By 潇然2018.6.29 名词解释专项摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。
传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。
t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转的响应时间。
传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。
设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。
它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。
定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。
设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。
速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。
公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。
换言之，载流子的迁移率是一个常数。
然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。
当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。
时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。
逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。
这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。
噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。
一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：NM L =V IL - V OLNM H =V OH - V IH沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。
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第三章、器件一、超深亚微米工艺条件下MOS 管主要二阶效应：1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。
主要原因是TH GS V V -太大。
在沟道电场强度不高时载流子速度正比于电场强度（μξν=），即载流子迁移率是常数。
但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场强度的增加而线性增加。
此时近似表达式为：μξυ=（c ξξ<），c sat μξυυ==（c ξξ≥），出现饱和速度时的漏源电压DSAT V 是一个常数。
线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。
2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。
正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。
克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。
2、保护环。
3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。
所以短沟时VT 随L 的减小而减小。
此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。
这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）：VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。
VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。
5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。
不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。
一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。
绝缘体上硅（SOI）6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。
7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。
漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。
影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。
2、衬底电流会引入噪声、Latch-up、和动态节点漏电。
解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。
缺点是使器件跨导和IDS减小。
8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。
二、MOSFET器件模型1、目的、意义：减少设计时间和制造成本。
2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间3、结构电阻：沟道等效电阻、寄生电阻4、结构电容：三、特征尺寸缩小目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、方式：1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。
优点：提高了集成密度未改善：功率密度。
问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。
2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。
优点：1、电源电压不变；2、提高了集成密度问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。
3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。
限制因素：长期使用的可靠性、载流子的极限速度、功耗。
第四章、导线及互连一、确定并量化互连参数1、互连寄生参数（寄生R 、L 、C ）对电路特性的影响主要表现在三个方面：性能下降，传播延时增加；功耗增加，影响能耗和功率的分布；引起额外的噪声来源，影响电路可靠性。
2、寄生参数简化条件（寄生电阻、寄生电感、寄生电容（对地电容，线间电容））： 若导线电阻大，可以不考虑电感，只考虑电阻电容； 若导线电阻小且短，可以只考虑电容； 若导线电阻小且长，则需考虑电感电容； 若导线平均间距很大，可以不考虑线间电容。
3、互连电阻：wtlR ρ=：纵向参数t 、ρ由工艺决定，横向参数l 、w 由版图决定。
互连电阻越小，允许通过互连线的电流越大，互连延迟越小。
薄层电阻tR S ρ=与版图尺寸无关，则wlR R S==n R S （n 为薄层电阻方块数）：接触电阻：互连与硅及多晶之间的接触（有源接触孔）、不同互连层之间的接触（通孔） 减低接触电阻的途径：增大接触孔（效果不明显）；增多接触孔；信号线尽量保持在同一层。
0.25umCMOS 工艺接触电阻典型值：有源接触孔5~20Ω，通孔1~5Ω。
趋肤效应：在非常高频率下，电流主要在导体表面流动，其电流密度随进入导体深度而指数下降。
趋肤深度：电流下降到额定值的1/e 时所处的深度。
临界频率：趋肤深度达到导体最大尺寸（w 或t ）的1/2时的频率。
4、互连电容：导线对衬底的电容：是电路负载电容的一部分。
不考虑边缘效应时C=OXOX t wlε（若w>>t ），OX ε是绝缘介质（氧化层）的介电常数，OX t 是氧化层厚度。
导线间的电容： 5、互连电感：何时考虑：很长的互连线；极高的频率>1GHz ；低电阻率互连材料如Cu 。
对电路性能影响：振荡和过冲效应；导线间电感耦合；∆V=Ldi/dt 引起的开关噪声；阻抗失配引起的信号反射。
电感值估算：一条导线（每单位长度）的电容c 和电感l 存在εμ=cl 关系式（成立的条件是该导线必须完全被均匀的绝缘介质所包围，但不满足时也可使用来求近似值）。
二、互连线延时模型1、分布模型：电阻和电容沿线长连续分布，是实际情形，但需要解偏微分方程。
2、集总模型：以总电阻和总对地电容等效。
适用于导线较短且频率不十分高的情况，只需解常微分方程。
对长互连线是一个保守和不精确的模型。
为解决集总模型对于长互连线不精确，采取分段集总（分段数越多越精确，但模型越复杂，模拟所需时间越长）。
引入： 3、RC 树、Elmore 延时公式：RC 树：该电路只有一个输入节点，所有电容都在某个节点和地之间，不包含任何电阻回路（使其成为树结构）。
Elmore 延时公式：节点i 处延时为∑==Nk ik kDi R C1τ，ii R 表示路径电阻，ik R 表示共享路径电阻，代表从输入节点s 到节点i 和节点k 这两条路径共享的电阻，i C 代表这个节点的电容。
4、N 级RC 链：RC 树的无分支的特殊情形。
可以使用N 级等分RC 链来近似一条均匀分布电阻-电容线：NN RCDN 21+=τ，导线长L ，单位长度电阻、电容为r 、c 。
R （=rL ）是导线集总电阻，C （=cL ）是集总电容。
当N 很大时模型趋于分布式rc 线：222rcL RC DN==τ，从而有：一条导线的延时与其长度的平方成正比，分布rc 线的延时是集总RC 模型预测的延时的一半，即集总模型代表保守估计。
5、互连延时的优化：采用低电阻率互连导体，降低R ：采用Cu 替换Al 。
采用低介电常数的互连介质，降低C ：将减少延时、功耗和串扰。
采用过渡金属硅化物，降低多晶接触电阻。
增加互连层数量，有助于减少导线长度。
分层优化。
地址线对策。
优化走线方式，45°布线。
插入中继器。
降低电压摆幅，既缩小了延时又减小了动态功耗。
三、传输线模型当开关速度足够快，互连线的电阻足够小时，导线的电感将不可忽略，因而必须考虑传输线效应。
一条导线的分布rlc 模型称为传输线模型。
1、有损传输线：考虑r 、l 、c ，适用于Al 基芯片。
2、无损传输线：考虑l 、c ，适用于Cu 基芯片。
单位长度的传输延时lc t p =。
信号反射与终端阻抗：终端阻抗决定了当波到达导线末端时有多少比例被反射。
反射系数：0Z R Z R +-=ρ（R 为终端阻抗，0Z 为线的特征阻抗）不同终端时传输线特性：3、抑制传输线效应：阻抗匹配，在导线源端串联匹配电阻或者在导线末端并联匹配电阻。
四、串扰1、来源：当两条互连线间距很小时，一条线上的脉冲电压通过寄生电容耦合在另外一条线上引起寄生信号。
2、串扰的大小取决于线间耦合电容的大小和线间电压差随时间的变化速率。
线间距越小，耦合电容越大，串扰越严重。
层间串扰：平板电容。
重叠面积越大，电容越大。
为了使重叠面积尽可能小，版图设计时应使相邻两层连线在交叉时相互垂直。
3、抑制串扰的途径： 尽量避免节点浮空。
对串扰敏感的节点（低摆幅、浮空）应尽量远离全摆幅信号线。
相邻（同层、异层）导线尽量不要平行，邻层尽量垂直走线，平行走线尽量远离。
在两条信号线间加一条接地或者接VDD 的屏蔽线，使线间电容成为接地电容，但会增加电容负载。
时序允许前提下，尽可能加大信号上升下降时间，但会使开关功耗加大。
第五章、反相器一、基本特性1、无比逻辑，逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。
2、极高输入阻抗。
设计良好的反相器具有低输出阻抗，从而对噪声和干扰不敏感。
3、稳态工作情况下，VDD 和GND 之间没有直接通路，即没有电流存在（静态电路），此时输入和输出保持不变，且没有任何静态功耗。
二、直流电压转移特性VTC （输出与输入电平间的关系）1、阈值电压M V ：NMOS 、PMOS 均在饱和区，由电流相等（使用饱和区电流公式）求解。
短沟器件或高电源电压：使用速度饱和时电流公式)21(DSAT T GS DSAT D V V V KV I --= 长沟器件或低电源电压：使用饱和区电流公式（平方律）对称的CMOS 反相器：p n K K =，THP THN V V -=，此时2DDM V V =2、噪声容限定义：IH V 、IL V 是1-=inoutdV dV 时反相器的工作点。
IH OH H V V NM -=，OL IL L V V NM -=。
①若CMOS 反相器对称（即p n K K =，THP THN V V -=）：对VTC 采取线性近似。
由两个管子均处于饱和区（或者速度饱和），由电流相等，对Vin 求导并令M in V V =求解inoutdV dV g =，则gV g V V V V DD OL OH IL IH -=--=-，g VV V M M IH -=。
②若CMOS 反相器不对称：由PMOS 在线性区，NMOS 在饱和区，由电流相等，对Vin 求导并令1-=inoutdV dV ，此方程和电流相等方程联立解出Vin 即为IL V 。