直接数字频率合成器的FPGA实现[1]
基于FPGA平台的数字频率合成器的设计和实现
基于FPGA平台的数字频率合成器的设计和实现数字频率合成技术是一种实现高精度频率合成的方法，具有广泛应用价值。
在数字频率合成中，FPGA是一种非常重要的平台，能够实现高速、高精度、可编程的数字频率合成。
本文将介绍基于FPGA平台的数字频率合成器的设计和实现。
一、FPGA简介FPGA是一种可以编程的数字集成电路，具有非常灵活的可编程性。
FPGA中包含了大量的逻辑单元、存储单元和输入输出接口，可以通过编程实现各种数字电路功能。
FPGA具有高速、高度集成、低功耗等优点，在数字电路的设计和实现中得到了广泛应用。
二、数字频率合成的基本原理数字频率合成是通过一组特定的频率合成器和相位加法器来合成所需要的频率。
首先，将参考频率和相位加法器连接起来，形成一个频率合成器。
然后，将输出频率与参考频率的比例进行数字控制，并将输出频率的相位与参考频率相位进行加法计算，最终输出要求的频率。
三、数字频率合成器的设计1. 参考频率生成模块参考频率生成模块是数字频率合成器的核心模块。
参考频率一般使用晶振作为输入信号，并通过频率除和锁相环等技术来产生高精度的参考频率。
在FPGA中，可以使用PLL、DCM等IP核来实现参考频率的生成。
2. 分频器分频器是将参考频率转化为所需的输出频率的模块，一般使用计数器实现。
在FPGA中，可以使用计数器IP核或使用Verilog等HDL语言来实现。
3. 相位加法器相位加法器用于将输出频率的相位和参考频率的相位相加。
在FPGA中，可以使用LUT（查找表）实现相位加法器。
4. 控制单元控制单元用于控制数字频率合成器的各个模块，并实现与外部设备的接口。
在FPGA中，可以使用微处理器或FPGA内部逻辑来实现控制单元。
四、数字频率合成器的实现数字频率合成器的实现需要进行数字电路设计和FPGA编程。
一般来说，可以采用Verilog或VHDL等硬件描述语言进行FPGA编程，实现各个模块的功能。
数字电路设计过程中，需要考虑到功耗、面积和时序等问题，同时需要进行仿真和验证。
基于FPGA的直接数字频率合成器的设计
第27卷第6期增刊 2006年6月仪 器 仪 表 学 报Chinese Journal of Scientific InstrumentVol.27No.6J une.2006 基于FPGA 的直接数字频率合成器的设计董国伟 李秋明 赵强 顾德英 汪晋宽(东北大学秦皇岛分校 秦皇岛 066004)摘 要 本文介绍了直接数字频率合成器(DDS )的基本组成及设计原理,给出了基于FP GA 的具体设计方案及编程实现方法。
仿真结果表明,该设计简单合理,使用灵活方便,具有良好的性价比。
关键词 直接数字频率合成器(DDS )FP GA 性价比Design of direct digital frequency synthesizer based on FPGADong Guowei Li Qiuming Zhao Qiang Gu Deying Wang Jinkuan(N ortheastern Universit y at Qinhuang dao ,Qinhuang dao 066004,China )Abstract The struct ure and principles of Direct Digital Frequency Synt hesizer is introduced.Also a detailed design and t he met hod of program realization based on FP GA are introduced.The result of simulation shows t hat t he design is simple and feasible ,convenient and flexible.Ratio for quality to price is high.K ey w ords direct digital frequency synt hesizer (DDS ) FP GA quality to price1 引 言直接数字频率合成器(简称DDS )是一种将直接合成所需波形的新的频率合成器,它具有频率分辨率高、相对带宽宽、转换速度快及相位噪声低的优点。
最新-基于FPGA的直接数字频率合成器的设计和实现 精品
基于FPGA的直接数字频率合成器的设计和实现摘要介绍了利用的器件150实现直接数字频率合成器的工作原理、设计思想、电路结构和改进优化方法。
关键词直接数字频率合成现场可编程门阵列直接数字频率合成,即，一般简称是从相位概念出发直接合成所需要波形的一种新的频率合成技术。
目前各大芯片制造厂商都相继推出采用先进工艺生产的高性能和多功能的芯片其中应用较为广泛的是公司的985系列，为电路设计者提供了多种选择。
然而在某些场合，专用的芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的器件设计符合自己需要的电路就是一个很好的解决方法。
1是公司着眼于通信、音频处理及类似场合的应用而推出的器件芯片系列，总的来看将会逐步取代10系列，成为首选的中规模器件产品。
它具有如下特点11采用查找表和嵌入式阵列块相结合的结构，特别适用于实现复杂逻辑功能存储器功能，例如通信中应用的数字信号处理、多通道数据处理、数据传递和微控制等。
2典型门数为1万到10万门，有多达49152位的每个有4096位。
3器件内核采用25电压，功耗低，能够提供高达250的双向功能，完全支持33和66的局部总线标准。
4具有快速连续式延时可预测的快速通道互连；具有实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级连接。
150具有典型门数50000门，逻辑单元2880个，嵌入系统块10个，完全符合单片实现电路的要求。
因此采用它设计电路，设计工具为的下一代设计工具软件。
范文先生网收集整理1电路工作原理图1所示是一个基于的电路的工作原理框图。
的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。
电路一般包括基准时钟、频率累加器、相位累加器、幅度相位转换电路、转换器和低通滤波器。
利用FPGA设计与实现直接数字频率合成器
１ Ｄ ］ 的工 作 原 理 Ｄ
Ｄ Ｆ 一 种可 把 一 系列 数 字 量 形 式 信 号 通 过 Ｄ Ｓ是 Ｄ Ｃ转换 成模 拟 信号 的合 成 技 术 。 Ｄ Ｆ Ａ Ｄ Ｓ的 主要 思 想 是从 相位 的概 念 出发 来 合 成 所 需 波 形 ， 核 心结 其
ｐ ｏ ｒ ｓｇｖ ｎ ｂ ｅ Ｍａ ｗｏｋ ｒ ｇａ ｉ ｉｅ ｙ ｔ ｔ ｒ ｓ ＭＡＴ ｍ ｈ ｈ ＬＡＢ ａ ｇ ａ ｅ． ｌ ｕｇ ｎ
FPGA DDS IP核实现_单频 线性调频
FPGA DDS IP 核实现DDS （Direct Digital Synthesizer ），即直接数字频率合成器，本文主要介绍如何调用Xilinx 的DDS IP 核生成某一频率的Sin 和Cos 信号，以及LFM 信号。
1.相关参数的介绍及求解（1）DDS 输出频率输出频率out f 是系统时钟频率clk f 、相位累加器中相位数据位宽)(n B θ和相位增量θ∆的函数。
)(2n B clk out f f θθ∆=因此，要得到输出频率out f ，要求相位增量θ∆为clk Bout f f n )(2θθ=∆如果要采用时分复用的多个通道，则降低每个通道的有效时钟效率。
对于C 个通道，要求相位增量为clk Bout f Cf n )(2θθ=∆（2）频率分辨率频率分辨率f ∆是系统时钟频率clk f 和相位累加器数据位宽)(n B θ的函数。
)(2n B clk f f θ=∆对于时分复用的多通道，频率分辨率随通道数的增加而提高，对于C 个通道：Cf f n B clk )(2θ=∆（3）相位增量相位增量值是无符号的，当相位增量值与相位位宽匹配时，也可以将其看作有符号数。
假设相位增量和相位数据位宽均为N ，如果看成无符号数，范围由0到N 2表示的是(] 3600，的角度范围；如果看成有符号数，则范围变成)1(2--N 到)1(2-N ，相位表示的是[) 180180，-的角度范围。
根据正弦信号的周期性和对称性，两种表示范围内的信号采样是一致的。
相位增量定义了综合其的输出频率。
相位增量是系统时钟频率clk f 、输出频率out f 和相位数据位宽)(n B θ的函数。
clk B out f f n )(2θθ=∆2.线性调频信号线性调频信号的时间函数表达式可表示为2,2[)],2(exp[)(20T T t Kt t f j t s -∈+=ππ其瞬时频率为]2,2[,)(21)(0T T t Kt f t dt d t f -∈+==ϕπ其中，TB K =，B 为信号调频宽度，T 为信号脉宽。
基于FPGA的直接数字频率合成器设计
1JANGSU UNIVERSITY OF TECHNOLOGY FPGA技术实验报告基于FPGA的直接数字频率合成器设计学院：电气信息工程学院专业：电子信息工程班级：姓名：学号：指导教师：戴霞娟、陈海忠时间: 2015.9.241目录绪论.......................................................................................... 错误！未定义书签。
一、背景与意义 (2)二、设计要求与整体设计 (2)2.1 设计要求 (2)2.2 数字信号发生器的系统组成 (3)2.3 DDS技术 (3)三、硬件电路设计及原理分析 (4)3.1 硬件电路设计图 (4)3.2 设计原理 (5)四、程序模块设计、仿真结果及分析 (5)4.1顶层模块设计 (6)4.2分频模块设计 (6)4.3时钟模块设计 (11)4.4数据选择模块设计 (12)4.5正弦波产生模块设计........................................................ 错误！未定义书签。
4.6三角波产生模块设计 (15)4.7方波产生模块设计............................................................ 错误！未定义书签。
4.8锯齿波模块设计 (18)五、软硬件调试 (21)5.1正弦波 (22)5.2锯齿波 (22)5.3方波 (23)5.4三角 (23)六、调试结果说明及故障分析 (24)七、心得体会 (24)八、参考文献 (25)九、附录 (25)绪论直接数字频率合成技术(DirectDigitalFrequencySynthesi，即DDFS一般简称DDS)是从相位直接合成所需波形的一种新的频率合成技术。
近年来,直接数字频率合成器由于其具有频率分辨率高、频率变换速度快、相位可连续变化等特点,在数字通信系统中已被广泛采用。
基于FPGA的直接数字频率合成器的设计本科设计
基于FPGA的直接数字频率合成器的设计本科设计毕业设计论文基于FPGA的直接数字频率合成器的设计摘要在频率合成领域，常用的频率合成技术有直接模拟合成、模拟锁相环、小数分频锁相环等，直接数字频率合成（Direct Digital Frequency Synthesis ，DDFS，简称DDS）是近年来的新的频率合成技术。
本文介绍了直接数字频率合成器的基本组成及设计原理，给出了基于FPGA的具体设计方案及编程实现方法。
仿真结果表明，该设计简单合理，使用灵活方便，通用性好，可写入各种FPGA 芯片，最高可将频率提高100万倍。
具有良好的性价比。
关键词直接数字频率合成器(DDS) FPGADesign of direct digital frequency synthesizer based on FPGAAbstract In Frequency domain, the common Synthesis technology has Direct simulation, phase lock loop simulation, decimal Frequency and phase lock loop, Direct Digital Frequency Synthesis (as some DDFS, Digital, referred to as spurious bio-synthesis) in recent years is the new Frequency Synthesis technology. The structure and principles of Direct Digital Frequency Synthesizer is introduced. Also a detailed design and the method of program realization based on FPGA are introduced. The result of simulation shows that the design is simple and feasible, convenient and flexible, high universality, writeable various FPGA chip, the highest frequency can be 100 million times. Ratiofor quality to price.Keywords Direct Digital frequency Synthesizer(DDS) FPGA前言在频率合成领域，常用的频率合成技术有直接模拟合成、模拟锁相环、小数分频锁相环等，直接数字频率合成（DDS）是近年来的新的频率合成技术。
实现直接数字频率合成器的种技术方案
实现直接数字频率合成器的种技术方案数字频率合成器是指一种非常重要的电子技术设备，其可以将高精度的数字信号转化为高质量的模拟信号，并通过模拟电路将这些信号输出，使得它们可以被人类感知。
实现直接数字频率合成器的技术方案有很多，本文将会详细介绍其中几种方案。
首先，最基本的方案是采用数字锁相环（，简称PLL）来实现直接数字频率合成器。
PLL技术已经被广泛应用于数字电路中，不仅可以实现同步，还可以通过比较、过滤和放大的方式将输入信号与参照信号进行比较，从而实现频率合成。
在此方法中，数字信号由一个ARB（任意波形发生器）产生，然后通过一个分频器进行分频，得到一个低频数字信号。
然后，这个低频数字信号以作为输入信号，通过两个锁相环（一个主锁相环，一个辅助锁相环）进行比较和过滤，最终输出高质量的数字信号。
这种方案非常简单，低成本、功耗低，适用于低频合成，但缺点是精度较低。
第二种方案是数字信号处理器（DSP）。
为了实现更高精度和更高的频率合成，可以采用DSP来实现。
首先，数字信号由一个ARB产生，并通过高速ADC进行采样。
然后，DSP通过数字滤波器等技术将这些数字信号进行处理，最终输出精度高、频率高的数字信号。
这种方案的优点是可以实现高精度、高频率的数字信号合成，但缺点是复杂度高、功耗大。
第三种方案是FPGA（现场可编程门阵列）。
FPGA相当于一个可编程的芯片，在硬件上实现数字信号处理和频率合成这两个功能。
这种方案的优点是高度灵活、可修改、功耗低，可实现多路复用，缺点是工程量大、难度较高。
总的来说，实现直接数字频率合成器的技术方案有很多，具体的方案应根据具体的应用场景和需要来确定。
如果需要实现低成本、低功耗的低频率合成，则可以采用PLL技术的方案。
如果需要实现高精度、高频率的数字信号合成，则可以采用DSP的方案。
如果需要更高的灵活性和可修改性，则可以采用FPGA的方案。
基于FPGA的直接数字频率合成器设计
一
直接 数 字 频 率 合 成 （Ｄ ｉ ｒ ｅ ｃ ｔ Ｄ ｉ ｇ ｉ ｔ ａ ｌ Ｆ ｒ ｅ ｑ ｕ ｅ ｎ ｃ ｙ Ｓ ｙ ｎ ｔ ｈ ｅ ｓ ｉ ｚ ｅ ｒ） 是 从 相 位 的概 念 直 接 合 成 所 需 波 形 的 种技 术 ， 简称 Ｄ Ｄ Ｆ Ｓ ， 它不 仅 可 以产 生 不 同频 率 的 正 弦波 ， 而 且 可 以 控 制 波 形 的初 始 相 位 （ 王允 文，
１ ９ ９ ６） 。
收稿 日期 ： ２ ０ １ ３ ． １ ０ － ２ ８； 修回 日期： ２ ０ １ ３ — １ １ － ０ ５ 基金项 目： 贵州省质量技术监督局项 目（ Ｚ Ｋ ０ ０ ２ ） 。 作者简介 ： 胡鹏飞 （ １ ９ ８ ５ 一 ） 硕士。主要研究方 向 ： 嵌入式技术 。
频 率合 成器 也 叫信 号 源 或 振 荡 器 ， 是 指 产生 所 需 参数 的 电测 试 信 号 的 仪 器 。按 信 号 波形 可 分 为
需要功率或大或小 、 频率或高或低 的振荡器 。
２ 数 字频 率 合成 原 理
１ ． １ 直 接数 字频 率合成 基本 原理
正弦信号、 函数信号、 脉 冲信号和 随机信 号发生器 四大类 。信 号 发 生 器 在 电 路 实 验 和 实 验 和 设 备 检 测中具有广泛 的用途 ， 例如在通信 、 广播 、 电视系统 中， 都需要高频（ 射频） 发射 ， 把音频（ 低频 ） 、 视频信 号或者脉冲信号运载出去 ， 就需要能够产生高频的
贵 州 科 学３ ２ （ １ ） ： ４ ７ － ５ ０ ， ２ ０ １ ４
Ｇｕ ＆ ｈ ｏ ｕ Ｓ ｃ ｉ ｅ ｎ ｃ ｅ
基于FPGA的直接数字频率合成器的设计实现
2004年8月第10卷第3期安庆师范学院学报(自然科学版)J ourna l of Anq ing Te a che rs Co lle ge(Na tura l S c ie nce)Aug.2004Vo l.10NO.3ΞΞΞ基于FPGA的直接数字频率合成器的设计实现朱钰铧(安徽电子信息职业技术学院, 安徽蚌埠233060) 摘 要:介绍了用A ltera公司的FPGA器件(FL EX10K20)实现直接数字频率合成器的工作原理、设计思路及如何与M atlab软件接口进行设计验证。
关键词:数字频率合成;存储器;低通滤波器;电路中图分类号: TN741 文献标识码:A 文章编号:1007-4260(2004)03-0029-03 1.DD S电路的工作原理目前高速实时信号生成的热点问题是直接数字频率合成(DD S),其基本结构可以分为相位累加型DD S和数据存储型DD S。
直接数字频率合成器(D irect D ig ita l Syn thesizer)是从相位概念出发直接合成所需波形的一种频率合成技术。
一个直接数字频率合成器由基准时钟、相位累加器、波形ROM、D A转换器和低通滤波器(L PF)构成。
DD S的原理框图如图1所示:其中K为频率控制字、f c为基准时钟,N为相位累加器的字长,D为ROM数据位及D A转换器的字长。
相位累加器在时钟f c的控制下以步长K作累加,输出N位二进制码作为波形ROM的地址,对波形ROM进行寻址,波形ROM输出的幅码S(n)经D A转换器变成阶梯波S(t),再经低通滤波器平滑后就可以得到合成的信号波形了。
合成的信号波形形状取决于波形ROM中存放的幅码,因此用DD S可以产生任意波形。
2.DD S电路的设计实现本文将设计完成一个频率和相位均可控制的具有正弦或余弦(当相位为90度时,即为余弦)输出的DD S,频率和相位值的预置与调节由键盘输入,累加器的字长N为10位,波形存储器的地址长度为1000,波形存储器输出的幅码位数为8位,D A转换器选用DA C0832,低通滤波器(L PF)采用压控电压源二阶低通滤波器,并且频率和相位值各由3位数码管指示。
直接数字频率合成器在FPGA中的实现
丽雯 （９ １一）女 。 东交通大学理工学 院电气与信 息工 １８ 。 华
所有数据都包 含在 Ｕ Ｐ数 据包 中。本 设计 中使 用 Ｕ Ｐ协议 Ｄ Ｄ 的６ ９号 端 口。Ｕ Ｐ协 议 直 接 与 Ｉ Ｄ Ｐ层 交 换 数 据 包 。其 中 Ｕ ｅｄ ） ￣Ｓｎ （ 负责包装 Ｕ Ｐ层 的首 部信 息 ， Ｄ 传给 ＩＳ ｎ （ 函数 ｐ ｅｄ ） 处理 ； ｄＲ ｃ （ 函数负责 接收 ＩＲ ｃ （ 发送 过 来 的信 息 ， Ｕ ｐ ｅｖ ） ｐ ｅｖ ） 判 断 目的端 口 否在 提供 操作 服务 ， 果是 则激 活 应用层 任务 是 如 进行处理 。
［ ］蒋小洛 ， 海 涛．智 能 家庭 网络 的实 现 ［ ］ １ 朱 Ｊ ．计 算 机工 程 ，
２ ０ ，９ ７） １９—１０ ０３２ （ ： ６ ７
［ ］ 丽平 ， ２严 曾辉 ， ． 宋凯 嵌入式智能家庭网关的研究 与设计 ［］ ｊ． 微计算机信息 ，０ ５ ２ （ ２ ： １ ２０ ，１ １ ） １ ６ ４— ［ ］Ｄ ｕｌ ｏ ｅ， ａ ｄＬＳ ｖｎ、 Ｃ ／ ３ ｏｇ ｓ Ｃ ｍ ｒ Ｄ ｆ ｔ ｅ ｓ Ｔ Ｐ Ｉ ａＥ ｉ ｅ Ｐ网络互联技 术 （ 卷
求， 同时启 动一个定时事件 ， 并进 入等待 Ａ Ｐ应答状 态 ， 时 Ｒ 定
超 时或者是 收到 Ａ Ｐ应答后 的 Ａｏ ｅ （ 得 到一个消息 ， Ｒ ｒＲ ｑ ） 如果 是应答 ， 就把 Ｉ Ｐ地址 和 硬件地 址保存 到 Ａ Ｐ地 址缓 存表 ， Ｒ 清 除定时器 ， 并调用 Ｅｈ ｒｅＳｎ Ｄ ｔ（ 函数。其流程图如 ３ ｔｅｎｔｅｄ ａａ ） 。
基于FPGA的直接数字频率合成器的设计实现
基于FPGA的直接数字频率合成器的设计实现概述直接数字频率合成技术(Direct Digital Frequency Synthesis,即DDFS,一般简称DDS)，是从相位概念出发直接合成所需要波形的一种新的频率合成技术。
目前各大芯片制造厂商都相继推出采用先进CMOS 工艺生产的高性能、多功能的DDS 芯片,为电路设计者提供了多种选择。
然而在某些场合，专用DDS 芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA 器件来设计符合自己需要的DDS 电路，就是一个很好的解决方法。
ACEX 1K 器件是Altera 公司着眼于通信、音频处理及类似场合的应用而推出的芯片系列,总的来看将会逐步取代FLEX 10K 系列，成为首选的中规模器件产品。
它具有如下优点：* 高性能。
ACEX 1K 器件采用查找表(LUT)和EAB(嵌入式阵列块)相结合的结构，特别适用于实现复杂逻辑功能和存储器功能，例如通信中应用的DSP、多通道数据处理、数据传递和微控制等。
* 高密度。
典型门数为1 万到10 万门，有多达49,152 位的RAM(每个EAB 有4,096 位RAM)。
* 系统性能。
器件内核采用2.5V 电压，功耗低，能够提供高达250MHz的双向I/O 功能，完全支持33MHz 和66MHz 的PCI 局部总线标准。
* 灵活的内部互联。
具有快速连续式、延时可预测的快速通道互连；能提供实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级联链。
本次设计采用的是ACEX EP1K50,典型门数50000 门，逻辑单元2880 个,嵌。
基于FPGA的直接数字频率合成器的设计和实现
能够提 供 高达 ２０ ５ ＭＨｚ的 双 向 ＩＯ 功 能 ， 全 支 持 ／ 完
３ ＭＨｚ ６ ＭＨｚ的 Ｐ Ｉ 部 总线 标 准 。 ３ 和 ６ Ｃ 局 快速 连 续式 延 时 可 预测 具
的 快 速 通 道 互 连 （ ａ ｔＴ ａｋ ； 提 供 实 现 快 速 加 法 Ｆ ｓ ｒ ｃ ） 能 器 、 数 器 、 法器 和 比较 器 等 算术 功 能 的专 用 进位 链 计 乘 和 实 现 高速 多 扇入 逻辑 功 能 的专 用级 连链 。
西安交通大孥电子物理与器件 国家重点实验 室 （ 西安 ７０４） １０９
周俊峰 陈 涛
【 摘 要 】 介 绍 了 利 用 Ａｌ ｒ ｔ ａ的 Ｆ ＧＡ 器 件 （ Ｅ Ｐ Ｋ５ ） ｅ Ｐ ＡＣ Ｘ Ｅ １ ０ 实现 直 接 数 字 频 率 合 成 器 的 工作 原 理 、 计 思路 、 路 结 构 和 改进优 化 方 法 。 设 电
路 设计 者 提供 了多 种 选 择 。然 而 在 某 些 场 合 ， ＤＳ芯 Ｄ
片 在 控 制 方 式 、 频 速 率 等方 面 与 系 统 的 要 求 差 距 很 置 大 ， 时 如 果用 高 性 能 的 Ｆ ＧＡ 器 件来 设 计 符 合 自己 这 Ｐ 需要 的 ＤＤ Ｓ电路 就 是一 个 很 好 的解 决 方法 。 ＡＣ Ｘ １ 器 件 是 Ａｌ ｒ Ｅ Ｋ ｔ ａ公 司 着 眼 于 通 信 、 频 ｅ 音
路 、 Ａ 转换 器 和低 通 滤波 器 （ Ｐ 。 Ｄ／ Ｌ Ｆ）
处理 及 类 似场 合 的应用 而 推 出 的芯 片 系列 ， 的来 看 ， 总
它将 会 逐 步 取 代 Ｆ Ｅ ０ 系 列 ， 为 首选 的 中规 模 Ｌ Ｘ １Ｋ 成 器件 产 品 。ＡＣ Ｘ １ 器 件具 有 以下优 点 ： Ｅ Ｋ
简述DDS原理及其基于FPGA的实现
简述DDS原理及其基于FPGA的实现
DDS 同DSP（数字信号处理）一样，是一项关键的数字化技术。
DDS 是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。
与传统的频率合成器相比，DDS 具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。
在各
行各业的测试应用中，信号源扮演着极为重要的作用。
但信号源具有许多不同
的类型，不同类型的信号源在功能和特性上各不相同，分别适用于许多不同的
应用。
目前，最常见的信号源类型包括任意波形发生器，函数发生器，RF 信
号源，以及基本的模拟输出模块。
信号源中采用DDS 技术在当前的测试测量
行业已经逐渐称为一种主流的做法。
利用它来设计符合自己需要的DDS 电路
是一个很好的解决方法。
1 DDS 的基本原理
DDS 的主要思想是从相位的概念出发合成所需要的波形，其结构由相位累加器、波形存储器、数模转换器、低通滤波器和参考时钟五部分组成，其基本原
理框图如图1 所示。
综上所述，在采样频率一定的情况下，可以通过控制频率控制字K 来控制所得离散序列的频率，经保持、滤波之后可唯一地恢复出此频率的模拟信号。
tips:感谢大家的阅读，本文由我司收集整编。
仅供参阅！。
数字频率合成器FPGA设计实现
数字频率合成器的FPGA设计实现1绪论1.1 频率合成技术的背景1）直接频率合成直接频率合成理论大约在20世纪30年代中期开始形成，当时是利用单个或多个不同频率的晶体振荡器作为基准信号源，经过倍频、分频、混频等途径直接产生许多离散频率的输出信号，这就是最早应用的频率合成器，称之为直接式频率合成器．采用单一个或多个不同频率的晶体振荡器作为基准信号源，经过具有加减乘除四则运算功能的混频器、倍频器、分频器和具有选频功能的滤波器的不同组合来实现频率合成。
利用不同组合的四则运算，即可产生大量的、频率间隔较小的离散频率系列。
根据参考频率源的数目和四则运算电路组合的不同，直接式频率合成器有着许多不同的形式．如可由较多晶体振荡器或频率源同时提供基准频率，或仅由一个或少数几个晶体振荡器提供基准频率。
尽管合成器仅输入一个参考频率，但只需改变各倍频次数和分频器的分频数，即可获得一系列的离散频率。
2）锁相频率合成相位反馈理论和锁相技术应用于频率合成领域，产生了间接式频率合成器。
所谓间接式是指合成器的输出信号不是直接从参考源经过变换而得，而是由锁相环的压控振荡器间接产生所需要的频率输出，所以，间接式频率合成器又称为锁相频率合成器．它是基于锁相环路的同步原理，从一个高准确度、高稳定度的参考晶体振荡器综合出大量离散频率的一种技术。
锁相频率合成器由基准频率产生器和锁相环路两部分构成。
基准频率产生器为合成电路提供一个或几个高稳准的参考频率，锁相环路则利用其良好的窄带跟踪特性，使频率准确地锁定在参考频率或其某次谐波上，并使被锁定的频率具有与参考频率一致的频率稳定度和较高的频谱纯度[21。
由于锁相环路具有良好的窄带滤波特性，故其输出信号质量较直接式频率合成器得到明显的改善。
锁相技术在频率合成中的成功应用，使频率合成技术获得突破性进展。
锁相频率合成器的结构简单、输出频率成分的频谱纯度高，而且易于得到大量的离散频率等优点引起了人们的极大关注，为频率合成器的广泛应用打下了基础。
数字频率合成器的FPGA实现
数字频率合成器的FPGA实现摘要：介绍了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特点，给出了用ACEX 1K 系列器件EP1K10TC144－1实现数字频率合成器的工作原理、设计思路、电路结构和仿真结果。
关键词：DDFS；FPGA；快速通道互连；仿真１概述１９７１年，美国学者Ｊ．Ｔｉｅｒｎｃｙ，Ｃ．Ｍ．Ｒａｄｅｒ和Ｂ．Ｇｏｌｄ提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成方法。
限于当时的技术和器件水平，它的性能指标尚不能与已有技术相比，故未受到重视。
近３０年间，随着集成电路技术和器件水平的提高，一种新的频率合成技术——直接数字频率合成（ＤＤＦＳ）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。
随着微电子技术的发展 现场可编程门阵列 ＦＰＧＡ 器件得到了飞速发展。
由于该器件具有工作速度快，集成度高和现场可编程等优点，因而在数字信号处理中得到了广泛应用，越来越受到硬件电路设计工程师们的青睐。
直接数字频率合成（ＤＤＦＳ）技术以其具有频率分辨率高，频率变换速度快，相位可连续线性变化等特点，而在数字通信系统中被广泛采用。
本文基于ＤＤＦＳ的基本原理，给出了利用ＡＬ-ＴＥＲＡ公司的ＦＰＧＡ芯片（ＡＣＥＸ１Ｋ系列ＥＰ１Ｋ１０ＴＣ１４４－１器件）完成ＤＤＦＳ系统设计的具体方法。
ＡＣＥＸ１Ｋ系列器件是Ａｌｔｅｒａ公司着眼于通信（如Ｘｄｓｌ 路由器等）、音频处理及类似场合的应用而推出的新型芯片系列。
ＡＣＥＸ１Ｋ系列器件具有以下特性：（１）采用查找表（ＬＵＴ）和ＥＡＢ相结合的结构模式，可提供高效低功耗的优良性能。
因为ＬＵＴ结构适用于实现高效的数据通道、增强型寄存器、数学运算及数字信号处理设计，而ＥＡＢ结构可实现复杂的逻辑功能和存储器功能。
（２）密度高，典型门数为１万到１０万门，有多达４９１５２位的ＲＡＭ（每个ＥＡＢ有４０９６个ＲＡＭ）。
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电子世界２００４年９期
25・・单片机与可编程器件
由于现场可编程门阵列（ＦＰＧＡ）器件具有工作速度快、集成度高和现场可编程等特点，因而在数字信号处理中得到广泛的应用，越来越受到硬件电路设计师们的青睐。
直接数字频率合成技术是从相位概念出发直接合成所需波形的一种新的频率合成技术，该技术具有频率分辨率高、频率变换速度快、相位可连续线性变化等特点，在数字通信系统中已被广泛采用。
本文基于ＤＤＳ的基本原理，利用Ａｌｔｅｒａ公司的ＦＰＧＡ芯片ＡＣＥＸ１Ｋ系列器件完成了一个ＤＤＳ系统的设计，设计工具为Ａｌｔｅｒａ公司的Ｑｕａｒｔｕｓ设计软件。
１．ＤＤＳ的基本原理
ＤＤＳ的基本原理是以数控振荡器的方式，产生频率、相位可控制的正弦波。
电路一般由Ｎ ｂｉｔ 相位累加器、ＲＯＭ只读
存储器（正弦查找表）、数模转换器（ＤＡＣ）、低通平滑滤波器（ＬＰＦ）构成，图１所示为ＤＤＳ的基本结构。
图１中，ｆｃ为时钟频率，Ｋ为频率控制字，Ｎ为相位累加器的字长，Ｍ为ＲＯＭ地址线位数，Ｌ为ＲＯＭ数据线宽度，ｆＯ为输出频率。
相位累加器由全加器和累加寄存器级联组成。
在时钟频率ｆｃ的控制下，对输入频率控制字Ｋ进行累加，累加满量时就产生溢出。
相位累加器的输出对应于该时刻合成周期信号的相位，并且这个相位是周期性的，在０～２π范围内变化。
相位累加器位数为Ｎ，最大输出为２Ｎ－１，对应于２π的相位，累加一次就
直接数字频率合成器的
ＦＰＧＡ实现
・北京交通大学 孟玉洁 贾怀义・
摘要 本文描述了直接数字频率合成器（ＤＤＳ）的原理和特点，给出了利用Ａｌｔｅｒａ公司的ＦＰＧＡ器件（ＡＣＥＸ ＥＰ１Ｋ１００）实现ＤＤＳ的方法及仿真结果，并对仿真结果进行了误差分析。
输出一个相应的相位码，通过查表得到正弦信号的幅度，然后经过Ｄ／Ａ转换器转换为模拟信号，由低通滤波器滤除杂散波和谐波以后，输出一个频率为ｆＯ的正弦波。
输出频率ｆＯ由ｆＣ和Ｋ共同决定，即ｆＯ＝ｆＣ×Ｋ／２Ｎ且Ｋ＜２Ｎ－１。
从而，ＤＤＳ的最小分辨率△ｆｍｉｎ可达△ｆｍｉｎ＝ｆｃ／２Ｎ。
理论上通过设定ＤＤＳ相位累加器的位数Ｎ、频率控制字Ｋ和时钟频率ｆｃ的值，就可以产生任一频率的输出。
２．ＤＤＳ的ＦＰＧＡ（ＡＣＥＸ ＥＰ１Ｋ１００）实现
ＡＣＥＸ １Ｋ 器件是Ａｌｔｅｒａ公司着眼于通信、音频处理及类似场合的应用而推出的芯片系列，总的来看，它将逐步取代ＦＬＥＸ １０Ｋ系列，成为首选的中规模器件
产品，该芯片主要有以下优点：
●高性能。
ＡＣＥＸ １Ｋ器件采用查找表（ＬＵＴ）和ＥＡＢ（嵌入式阵列块）相结合的结构，特别适用于实现复杂逻辑功能和存
储器功能。
●高密度。
典型门数为１万ｌ到１０万门，
有多达４９１５２位的ＲＡＭ（每
个ＥＡＢ有４０９６位ＲＡＭ）。
●系统性能。
器件内核采用２．５Ｖ电压，功耗低，能够提供高达２５０ＭＨｚ的双向输入输出功能，完全支持３３ＭＨｚ和６６ＭＨｚ的ＰＣＩ局部总线标准。
●灵活的内部互连。
具有快速连续式延时可预测的快速通道互连。
本设计采用的是ＡＣＥＸ ＥＰ１Ｋ１００器件，ＤＤＳ的ＦＰＧＡ实现框图如图２所示。
其中，输入端Ｋ２为频率控制字，决定了ＤＤＳ的频率分辨率，Ｋ１为初相控制字，ＣＬＫ为时钟频率，ＥＮ为使能引脚，ＲＥＳＥＴ为复位引脚，ＳＩＮ为输出的正弦离散序列。
在用ＦＰＧＡ设计ＤＤＳ电路的时候，相位累加器是决定ＤＤＳ性能的一个关键部分。
因此，为了提高系统的工作速度，在设计ＤＤＳ的累加寄存器模块和全加器模块时并没有采用ＦＰＧＡ单元库中的１６～３２位加法器，尽管它们可以很容易地实现高达３２位的相位累加器，但是当工作频率较高时，这种方法有较大的延时，不能满足速度的要求。
因此，具体实现时采用了４个４位的累加器以流水线的方式实现１６位累加器。
仿真结果表明，采用流水线技术可以大大提高系统的工作速度。
用ＦＰＧＡ设计ＤＤＳ电路的另一个关
图１
单片机与可编程器件
５１单片机做的电子钟程序在很多地方已经有了介绍， 对于单片机学习者而言这个程序是一道门槛。
常见的电子钟程序由显示部分、计算部分、时钟调整部分构成，这样程序就有了一定的长度和难度。
这里为了便于大家理解和掌握单片机，我们把时钟调整部分去除，从而构成这个简单的电子钟程序。
时钟的基本显示原理为：时钟开始显示为０时０分０秒，也就是数码管显示００００００，然后每秒秒位加１ ，到９后，１０
秒位加１，秒位回０。
１０秒位到５后，即
５９秒 ，分钟加１，１０秒位回０。
依次类推，
时钟最大的显示值为２３小时５９分５９秒。
这里只要确定了１秒的定时时间， 其它位
均以此为基准往上累加。
开始程序定义了秒、十秒、分、十分、
小时、十小时，共６位的寄存器， 分别存
在３０ｈ、３１ｈ、３２ｈ、３３ｈ、３４ｈ、３５ｈ单元，
便于程序以后调用和理解。
附图为电路原理图。
为了节省硬件
资源，电路部分采用６位共阳极动态扫描
数码管，数码管的段位并联接在５１单片
机的Ｐ０口， 控制位分别由６个２Ｎ５４０１三
极管作驱动，接在单片机的Ｐ２．１、Ｐ２．２、
Ｐ２．３、Ｐ２．４、Ｐ２．５、Ｐ２．６口。
从标号 ｓｔａｒ开始把这些位全部清除
为０，从而保证了开始时显示时间为０时
０分０秒。
然后是程序的计算部分ｉｎｃ ａ＿ｂｉｔ（秒
程序简洁的单片机６位数字钟
・石学军・
键是相位／幅度转换电路。
设计中面临的
主要问题是资源的开销。
电路通常采用
ＲＯＭ结构，通过取相位累加器的高若干
位为ＲＯＭ的地址输入，经查表（ＬＵＴ）和
运算后，ＲＯＭ就输出所需波形的量化数
据。
ＲＯＭ一般在ＦＰＧＡ中由ＥＡＢ实现，且
ＲＯＭ表的尺寸随着地址位数或数据位数
的增加呈指数递增关系。
因此，在满足信
号性能的前提下，应该尽可能地减少资
源的开销。
实际设计时，我们充分利用了
正弦信号周期内的对称性和算术运算来
减少ＥＡＢ的开销。
模块ＲＯＭ８×１６为被调用的ＬＰＭ＿ＲＯＭ元件， 利用它可在ＡＣＥＸ １Ｋ器件的内部ＲＯＭ中存放一张２８×１６位的正弦表。
通过在ＲＯＭ表中存储四分之一周期的量化幅度值，采用适当的地址变换，就可以表示正弦信号整个周期的量化幅度值，这样就节省了将近四分之三的资源。
由于ＬＰＭ＿ＲＯＭ只加载＊．ｍｉｆ或＊．ｈｅｘ类型的文件。
用ＭＡＴＬＡＢ产生类型为＊．ｍｉｆ或＊．ｈｅｘ正文格式的正弦表，加上文件头和文件尾，即可存为类型为＊．ｍｉｆ或＊．ｈｅｘ的文件，从而加载到ＬＰＭ＿ＲＯＭ中，完成ＤＤＳ的相位／幅度转换。
用ＭＡＴＬＡＢ生成正弦表的程序见本刊网站。
现在令ＣＬＫ的周期为１０ｎｓ，初相Ｋ１＝０，频率控制字Ｋ２分别为８０和１６０，通过Ｑｕａｒｔｕｓ软件进行仿真，各数据的时序关系如图３所示。
仿真结果生成＊．ｐｏｆ文件后，经过Ｄ／Ａ转换和低通滤波器，即可在示波器上看
到所得的正弦波形，如图４所示。
３．ＤＤＳ的杂波分析
由图４可知，所得的正弦波有很多毛
刺，这主要是由相位舍位误差、幅度量化
误差和Ｄ／Ａ抽样等因素产生的杂波造成。
实际的ＤＤＳ系统，一般只取相位累
加器输出的高Ｍ位来寻址ＲＯＭ，而把（Ｎ
－Ｍ）位舍去，这就引入了相位舍位误
差。
经过理论分析，当取ｆｃ＝１００ＭＨｚ，Ｎ
＝１６，Ｍ＝１０，则频率控制字Ｋ取６４的
图４
整数倍时，没有相位舍位误差，输出频
率范围为０．０１～５０ＭＨｚ。
任意一个幅度值要用无限长的比特
流才能精确地表示，而实际上ＲＯＭ查询
表的输出位数Ｌ是个有限值，这就会产
生幅度量化误差。
设正弦波的幅度值用
Ｌ位二进制码表示，则幅度量化的信噪
比随着量化位数Ｌ的增加而提高。
本设
计中，Ｌ＝１６，幅度量化的信噪比可达
９８．０８ｄＢ。
由Ｄ／Ａ抽样产生的杂波可以用低通
滤波器滤除。
◆
图３
电子世界２００４年９期
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