EP1C3T144C8芯片引脚对照表[0]
VGA彩条信号显示控制器设计解析
编号：EDA技术实训实训(论文)说明书题目：VGA彩条信号显示控制器设计院（系）：信息与通信学院专业：电子信息工程学生姓名：***学号： ********** 指导教师：付强、陈小毛、归发第2013 年1 月4 日本设计采用EDA技术，通过FPGA芯片实现了实现VGA彩条信号的显示的设计，本文采用VHDL 硬件描述语言描述VGA彩条信号的显示电路，完成对电路的功能仿真。
通过按键来实现横彩条、竖彩条、棋盘式方格图案的选择。
显示图像分辨率为640×480，刷新率为60Hz。
与传统的设计方式相比，本设计由于采用了FPGA芯片来实现，它将大量的电路功能集成到一个芯片中，并且可以由用户自行设计逻辑功能，提高了系统的集成度和可靠性。
关键词：电子设计自动化、可编程门阵列、硬件描述语言、状态机This design used the EDA technology, through the FPGA chip realized the realization of the signal that striped VGA is adopted in this paper, the design of the VHDL hardware description language describe VGA striped signal display circuit and the completion of the function of the circuit simulation. By pressing buttons horizontal striped, perpendicular striped, chessboard type pane design choice. Display image resolution for 640 x 480, refresh rate of 60 Hz ac. Compared with the traditional design methods, the design with FPGA chip to achieve, it will be a lot of circuit function integration to a chip, and can be by the user to design logical function, improve the system integrity and reliability.Keywords:Electronic Design Automatic technology,Flied Programmable,Gate Array, Hardware Description Language, State Machine1. 绪论 (1)1.1 EDA技术的发展 (1)1.2 课程设计的任务 (1)2. 系统设计 (2)2.1 系统的工作原理 (2)2.2 VGA显示原理 (2)2.3 键盘驱动 (4)3 系统设计 (4)3.1图像信号产生模块的设计 (4)3.2 视频输出接口电路部分设计 (5)3.3 模式控制与显示部分设计 (6)3.4 VGA显示模块 (6)4 课程设计心得 (9)5 致谢 (10)参考文献 (11)附录 (12)附录A 总原理图 (12)附录B 实验现象 (12)附录C 引脚分布图 (14)附录D 实验程序 (14)1.绪论1.1 EDA技术的发展我们已经进入数字化和信息化的时代，其特点就是各种数字产品的广泛应用。
FPGA 开发板原理图 EP1C3T144C8
2
U1
1 2 3
A1 A2 A3
VCC
7 4
SCL WP SDA GND
AT24C16
8 +3.3V
6 AT24_SCL 5 AT24_SDA
A
+3.3V R2 4.7K
+3.3V R3 4.7K
AT 24 _SCL AT 24 _SD A
3
4
5
6
7
8
D1 LED1
D2
R5
LED
LED2
D3 LED
GND GND
22 23
MSEL 0 MSEL 1
nCE
21 20
nCE n CE O
U3D EP1C3T144C8
16 17
16 17
CLK0, LVDS CLK1p CLK1, LVDS CLK1n
CLK2, LVDS CLK2p CLK3, LVDS CLK2n
93 CLKIN 92 92
VDDA_1.2V +1.2V
EP1C3T144C8 U3B
+3.3V
DATA 13
TDI 95 TDO 90 TCK 88 TMS 89
DATA0
TDI TDO TCK TMS
DCLK CONF_DONE
nCONFIG nSTATUS
24 86 14 87
DCL K nCONF_DOWN nCONFIG nSTATUS
R11 4.7K
6 8
9 C3
12 C4
72 UART_RXD0 72
71
71
70 UART_TXD0 70
69
69
68
ep1c3管脚排列及功能
CycloneII特殊管脚的使用解析
CycloneII特殊管脚的使用 EP2C5T144C8N/EP2C5Q208C8N 1/1.I/O, ASDO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。
在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。
也是用来从配置芯片中读配置数据的脚。
在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。
ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。
2/2.I/O,nCSO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。
在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。
这个脚是低电平有效的。
直接接到配置芯片的/CS 脚（第1 脚）。
3/3.I/O,CRC_ERROR 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。
但要注意，这个脚是不支持漏极开路和反向的。
当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。
CRC 电路的支持可以在setting 中加上。
这个脚一般与nCONFIG 脚配合起来用。
即如果配置过程出错，重新配置. 4/4.I/O,CLKUSR 当在软件中打开Enable User-supplled start-up clock(CLKUSR选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。
在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA 有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。
有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。
EP1C3T144FPGAdevelopboardmanual（开发板原理图）
EP1C3T144FPGAdevelopboardmanual（开发板原理图）FPGA develop board manual ALTERA Cyclone EP1C3T144ALTERA Cyclone 系列的fpga是altera 公司针对底端用户推出的一个系列的fpga。
具有成本低，使用的方便的优点，规模从3000到20000LE。
这一块实验板用的EP1C3T144的芯片，有3000LE逻辑资源，另外还有13条M4K RAM （共6.5Kbyte），另外还有还有一个数字锁相环。
这些资源能够足够应付电子设计竞赛和日常教学的需要，也可以作为初学者入门学习fpga的工具。
1. 开发板介绍1.1. 总体介绍开发板的电路图，如附录所示，电路图一共可分为9个部分：电源部分、按键和LED、下载配置部分、复位部分、外部时钟、滤波电容、用户扩展接口、5 1单片机接口、FPGA 芯片。
1.2. 具体介绍1.2.1. 电源部分板子由外部提供5V电源，使用的圆头插座的封装，可以直接用5V的电源适配器插上使用，不需要直流稳压电源，FPGA的IO的电源是3.3V，内核的电压是1.5V，所以用上两个LEO，一个将5V转到3.3V，另一个将3.3V转到1.5V，加上一些滤波电容，板上的其他外设的电源均是3.3V，另外有3.3V的电源指示灯，表示电源是否正常，还有防反插二极管，防止电源反插，对器件造成损坏。
1.2.2. 按键和LED板上提供4个拨码按键和4个led，分别接到fpga的8个IO引脚上，具体的引脚可以参看电路图或者丝印。
对于初学者，按键和led 可以用外当成最简单的外设，用和来控制这些外设。
对于用该板作开发的用户来说，可以把按键当成键盘控制，而把led当成提示来用。
1.2.3. 下载配置部分大家都知道fpga是sram型的可编程逻辑器件，不像rom型可编程器件cpld那样，通过jtag就可以直接把代码固化片子里面。
FPGA引脚分配方法
第二种：建立TCL文件进行管脚分配。
这种方法比较灵活，是比较常用的。
这种方法具有分配灵活，方便快捷，可重用性等多方面优点。
方法如下：选择Projects菜单项，并选择Generate tcl file for project选项，系统会为你自动生成相应文件，然后你只要向其中添加你的分配内容就可以了。
还有一种方法就是直接用new ，新建一个TCL文件即可，具体不再细讲。
下面是我分配的内容一部分，可供大家参考。
set_global_assignment -name FAMILY Cycloneset_global_assignment -name DEVICE EP1C3T144C8set_global_assignment -name ORIGINAL_QUARTUS_VERSION 8.0 set_global_assignment -name PROJECT_CREATION_TIME_DATE "19:14:58 JANUARY 06, 2009"set_global_assignment -name LAST_QUARTUS_VERSION 8.0set_global_assignment -nameUSE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_ideda_palaceset_global_assignment -name DEVICE_FILTER_PACKAGE "ANY QFP" set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region"set_global_assignment -name LL_MEMBER_STATE LOCKED-section_id "Root Region"set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8 set_global_assignment -name FITTER_EFFORT "STANDARD FIT" set_global_assignment -name BDF_FILE topDesign.bdfset_global_assignment -name QIP_FILE nios.qipset_global_assignment -name QIP_FILE altpll0.qipset_global_assignment -name USE_CONFIGURATION_DEVICE ON set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Topset_global_assignment -name PARTITION_COLOR 14622752-section_id Topset_location_assignment PIN_72 -to addr[7]set_location_assignment PIN_69 -to addr[6]set_location_assignment PIN_70 -to addr[5]set_location_assignment PIN_67 -to addr[4]set_location_assignment PIN_68 -to addr[3]set_location_assignment PIN_42 -to addr[2]set_location_assignment PIN_39 -to addr[1]set_location_assignment PIN_40 -to addr[0]set_location_assignment PIN_48 -to data[15]set_location_assignment PIN_47 -to data[14]set_location_assignment PIN_50 -to data[13]set_location_assignment PIN_49 -to data[12]set_location_assignment PIN_56 -to data[11]set_location_assignment PIN_55 -to data[10]set_location_assignment PIN_58 -to data[9]set_location_assignment PIN_57 -to data[8]set_location_assignment PIN_61 -to data[7]set_location_assignment PIN_62 -to data[6]set_location_assignment PIN_59 -to data[5]set_location_assignment PIN_60 -to data[4]set_location_assignment PIN_53 -to data[3]set_location_assignment PIN_54 -to data[2]set_location_assignment PIN_51 -to data[1]set_location_assignment PIN_52 -to data[0]set_location_assignment PIN_16 -to clkset_location_assignment PIN_38 -to csset_location_assignment PIN_141 -to led[3]set_location_assignment PIN_142 -to led[2]set_location_assignment PIN_143 -to led[1]set_location_assignment PIN_144 -to led[0]set_location_assignment PIN_33 -to reset_nset_location_assignment PIN_41 -to rdset_location_assignment PIN_71 -to wrset_location_assignment PIN_105 -to mosiset_location_assignment PIN_107 -to sclkset_location_assignment PIN_106 -to ssset_location_assignment PIN_73 -to motor[0]set_location_assignment PIN_74 -to motor[1]set_location_assignment PIN_75 -to motor[2]set_location_assignment PIN_76 -to motor[3]set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top# Commit assignmentsexport_assignmentsFPGA 点滴(2008-09-30 09:44:45)转载标签：杂谈以此记录心得以及重要的知识点。
引脚表
附录E LP-2900开发装置FPGA引脚分配LP-2900以Altera公司EPF10K10TC144-4型或EP1C3T144C8型FPGA为核心，外部接口资源有8个电平按键、6个脉冲按键、2个8位的DIP拨动开关，1个3×4的键盘阵列、34个发光二极管、6个以动态扫描方式连接的共阴七段显示器，1个8×8的双色发光二极管阵列，1个音频蜂鸣器，一个16×2字符的液晶显示屏。
另外还有1片8位的逐次比较模数转换器ADC0804和1片8位的R-2R倒T网络的数模转换器AD7528。
由于开发装置上FPGA 芯片的I/O引脚已经在硬件上与各外部设备相连，设计时必须按照引脚连接关系进行FPGA 引脚分配。
以下按LP2900开发装置面板的划分区域介绍各外设与EPF10K10TC144或EP1C3T144C8的接口关系，由于FPGA的I/O端口有限，所以某些外设受相同的FPGA引脚控制，使用时需要注意。
1．FPGA主板FPGA主板独立于LP-2900的面板，主板上有一片Altera的FLEX10K系列芯片EPF10K10TC144或CYCLONE系列的芯片EP1C3T144C8、一个EPROM插座或一片配置芯片EPS1和一个复位按键RESET。
主板外围有一圈LED发光二极管，每一个都与EPF10K10TC144-4的一个I/O端口对应连接。
使用者可以通过LED了解FPGA相应I/O端口的状态。
当端口信号为高电平时，LED亮；低电平时，LED灭。
2．电平按键与开关（J区）J区位于LP2900开发装置面板左下方，有8个带LED显示的电平按键SW1~SW8和2组8位的DIP拨动开关SW9~SW24，位置分布见附录C，与FPGA的连接关系见表E-1。
SW1~SW8按键按下时灯亮，FPGA相应的I/O端口输入高电平；反之灯灭，端口输入低电平。
SW9~SW24拨向上FPGA相应的I/O端口输入高电平；拨向下时FPGA端口输入低电平。
EP1C6Q240C8封装和部分引脚的功能分析
EP1C6Q240C8封装和部分引脚的功能分析图U21A图U21B图U21C图U21D第一部分：封装图U21A、U21B、U21C、U21D表示的是同一块芯片EP1C6Q240C8，有240个引脚，采用的是PQFP封装(即Plastic Quad Flat Package，塑料方块平面封装)，PQFP封装的芯片的四周均有引脚，而且引脚之间距离很小,管脚也很细，一般大规模或超大规模集成电路采用这种封装形式.用这种形式封装的芯片必须采用SMT(Surface Mount Technology，表面组装技术)将芯片边上的引脚与主板焊接起来。
对于SMT技术，个人理解，即表面组装技术，一般用来焊接一些引脚在几百以上的芯片，比如说BGA，PGA一般都采用这种技术;例如笔记本主板上的intel北桥芯片，一般都采用球形封装，又如比较古老的Intel 965底部球形引脚大约有600多个,现在笔记本流行用的P43、P45、P55、X58，从P43一代引脚多达几千个甚至更多,这样做的好处是节约面积，坏处是测试的时候比较麻烦，像BGA这种封装的芯片一般焊上去之后,顶部要引出几个接点，以防止在使用过程中坏掉，方便用万用表或者示波器来测试各个通路便于修理.对于这几种类型的芯片,除了PQFP少数罕见的高手能手工焊接之外，一般都采用贴片机来进行专门的焊接工作。
这里简单介绍一下这两种封装:PQFP/PFP封装具有以下特点1.适用于SMD表面安装技术在PCB电路板上安装布线。
2.适合高频使用。
2.操作方便，可靠性高。
3.芯片面积与封装面积之间的比值较小。
4.Intel系列CPU中80286、80386和某些486主板采用这种封装形式。
这里的SMD表示的是贴片组装器件;BGA球栅阵列封装随着集成电路技术的发展，对集成电路的封装要求更加严格.产品的功能性,当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk（串扰）”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。
EP1K30TC144-3N中文资料(Altera)中文数据手册「EasyDatasheet - 矽搜」
重新配置ACEX 1K设备能力,货物可实现完整测试之前,让设计师专注于 模拟和设计验证. ACEX 1K器件可重构消除库存管理门阵列设计和 测试向量生成故障覆盖率.
表4 示出一些常见设计ACEX 1K器件性能. 所有性能结果与SynopsysDesignWare或获得 LPM功能.实行特殊设计方法不要求 该应用程序;设计人员只需推断或以实例化一个函数 Verilog HDL语言,VHDL,Altera硬件描述语言（AHDL）,或原理图 设计文件.
用逻辑诸如计数器,加法器,状态机,和多路复用器.嵌入式和逻辑 阵列结合提供高性能和嵌入式门阵列高密度,使设计人员能够实现整个 系统在单个设备上.
Units
MSPS µs MHz MHz
13
Tools
ACEX 1K器件是在系统上电与存储在一个Altera串行配置设备或由系统
控制器提供数据进行配置.
Altera提供EPC16,EPC2,EPC1和EPC1441配置设备,
芯片中文手册,看全文,戳
2003年 5月 ,版本 . 3.4
ACEX 1K
可编程逻辑器件系列
®
数据表
特征...
■ 可编程逻辑器件（PLD）,提供低成本
系统级可编程单芯片（SOPC）集成在一个单一
设备
– 为实现宏功能增强嵌入式阵列
如高效内存和专门逻辑功能
– 每个嵌入式阵列高达16位宽度双端口能力
– 多达六个全局时钟信号和四个全局清除信号
■ 强大I / O引脚
– 个人三态输出使能控制每个引脚
– 每个I / O引脚漏极开路选项
– 可编程输出摆率控制,以降低开关
noise
– 钳到V
CCIO 在销逐针基础用户可选
altera EP1k30引脚说明
EP1k30TC144引脚说明
（1）在列表中未出现的其他管脚为用户I/O管脚。
（2）该引脚是专用引脚，不能用作用户I/O管脚。
（3）如果该引脚不用做器件级信号或配置功能，则可用作用户I/O。
（4）配置后该引脚可以用作用户I/O。
（5）该引脚在用户模式时为三态。
（6）可选择的JTAG引脚TRST管脚在144个引脚的TQFP封装中并不使用。
（7）这个管脚驱动ClockLock和ClockBoost电路。
（8）这个管脚显示了ClockLock和ClockBoost电路的状态。
当ClockLock和ClockBoost电路锁定在输入时钟上或产生内部时钟时，LOCK为高电平；否则输出低电平。
该引脚是可选择的，当不使用该引脚时，该引脚可以用作用户I/O。
（9）该引脚是锁相环ClockLock和ClockBoost电路的电源和地。
为了保证一定的噪声阻抗，该电源和地应该和器件所使用的其他电源和地之间进行隔离。
如果不使用锁相环，该引脚应该连接到VCCINT或GNDINT。
（10）用户I/O引脚，包括专门的输入信号，专门的时钟引脚和所有的I/O引脚。
单片机引脚与指令
《单片机引脚图》单片机引脚图40个引脚按引脚功能大致可分为4个种类：电源、时钟、控制和I/O引脚。
⒈电源：⑴ VCC - 芯片电源，接+5V；⑵ VSS - 接地端；注：用万用表测试单片机引脚电压一般为0v或者5v，这是标准的TTL电平。
但有时候在单片机程序正在工作时候测试结果并不是这个值而是介于0v-5v之间，其实这是万用表的响应速度没这么快而已，在某一个瞬间单片机引脚电压仍保持在0v或者5v。
⒉时钟：XTAL1、XTAL2 - 晶体振荡电路反相输入端和输出端。
⒊控制线：控制线共有4根，⑴ ALE/PROG:地址锁存允许/片内EPROM编程脉冲① ALE功能：用来锁存P0口送出的低8位地址② PROG功能：片内有EPROM的芯片，在EPROM编程期间，此引脚输入编程脉冲。
⑵ PSEN：外ROM读选通信号。
⑶ RST/VPD：复位/备用电源。
① RST（Reset）功能：复位信号输入端。
② VPD功能：在Vcc掉电情况下，接备用电源。
⑷ EA/Vpp：内外ROM选择/片内EPROM编程电源。
① EA功能：内外ROM选择端。
② Vpp功能：片内有EPROM的芯片，在EPROM编程期间，施加编程电源Vpp。
⒋ I/O线80C51共有4个8位并行I/O端口：P0、P1、P2、P3口，共32个引脚。
P3口还具有第二功能，用于特殊信号输入输出和控制信号（属控制总线）5. P3口第二功能P30 RXD 串行输入口P31 TXD 串行输出口P32 INT0 外部中断0（低电平有效）P33 INT1 外部中断1（低电平有效）P34 T0 定时计数器0 P35 T1 定时计数器1P36 WR 外部数据存储器写选通（低电平有效）P37 RD 外部数据存储器读选通（低电平有效）单片机指令功能一览表一、传送操作助记符代码说明MOV A,Rn E8~EF 寄存器AMOV A,direct E5 direct 直接字节送AMOV A,@Ri ER~E7 间接RAM送AMOV A,#data 74 data 立即数送AMOV Rn,A F8~FF A送寄存器MOV Rn,direct A8~AF direct 直接字节送寄存器MOV Rn,#data 78~7F data 立即数送寄存器MOV direct,A F5 direct A送直接字节MOV direct,Rn 88~8F direct 寄存器送直接字节MOV direct1,direct2 85 direct1 direct2 直接字节送直接字节MOV direct,@Ro 86~87 间接RAM送直接字节MOV direct,#data 75 direct data 立即数送直接字节MOV @Ri,A F6~F7 A送间接RAMMOV @Ri,direct 76~77 direct 直接字节送间接RAMMOV @Ri,#data 76~77 data 立即数送间接RAMMOV DPTR,#data16 90 data 15~8 16位常数送数据指针data7~0MOVC A,@A+DPTR 93 由（（A)+(DPTR)）寻址的程序存贮器字节选A MOVC A,@A+PC 83 由（（A)+(PC））；寻址的程序存贮器字节送A MOVX A,@Ri E2~E3 送外部数据（8位地址）送AMOVX A,@DPTR E0 送外部数据（16位地址）送AMOVX @Ri,A F2~F3 A送外部数据（8位地址）MOVX @DPTR,A F0 A送外部数据（16位地址）PUSH direct C0 direct 直接字节进栈，SP加1POP direct D0 direct 直接字节退栈，SP减1XCH A,Rn C8~CF 交换A和寄存器XCH A,direct C5 direct 交换A和直接字节XCH A,@Ri C6~C7 交换A和间接RAMXCH A,@Ri D6~D7 交换A和间接RAM的低位SWAP A C4二、算术操作（A的二个半字节交换）ADD A,Rn 28~2F 寄存器加到AADD A,direct 25 direct 直接字节加到AADD A,@Ri 26~27 间接RAM加到AADD A,#data 24data 立即数加到AADD A,Rn 38~3F 寄存器和进位位加到AADD A,direct 35direct 直接字节和进位位加到A ADD A,@Ri 36~37 间接字节和进位位加到AADD A,data 34 data 立即数和进位位加到AADD A,Rn 98~9F A减去寄存器和进位位ADD A,direct 95 direct A减去直接字节和进位位ADD A,@Ri 36~37 间接RAM和进位位加到A ADD A,data 34 data 立即数和进位位加到ASUBB A,Rn 98~9F A减去寄存器和进位位SUBB A,direct 95 direct A减去直接字节和进位位SUBB A,@Ri 96~97 A减去间接RAM和进位位SUBB A,#data 94 data A减去立即数和进位位INC A 04 A加1INC Rn 08~0F 寄存器加1INC direct 05 direct 直接字节加1INC @Ri 06~07 间接RAM加1DEC A 14 A减1DEC Rn 18~1F 寄存器减1DEC direct 15 direct 直接字节减1DEC @Ri 16~17 间接RAM减1INC DPTR A3 数据指针加1MUL AB A4 A乘以BDIV AB 84 A除以BDA A D4 A的十进制加法调整三、逻辑操作ANL A,Rn 58~5F 寄存器“与”到AANL A,direct 55 direct 直接字节“与”到AANL A,@Ri 56~57 间接RAm“与”到AANL A,#data 54 data 立即数“与”到AANL direct A 52 direct A“与”到直接字节ANL direct,#data 53 direct data 立即数“与”到直接字节ORL A,Rn 48~4F 寄存器“或”到AORL A,direct 45 direct 直接字节“或”到AORL A,@Ri 46~47 间接R AM“或”到AORL A,#data 44 data 立即数“或”到AORL direct,A 42 direct A“或”到直接字节ORL direct,#data 43 direct data 立即数“或”到直接字节XRL A,Rn 68~6F 寄存器“异或”到AXRL A,direct 65 direct 直接字节“异或”到AXRL A,@Ri 66~67 间接RAM“异或”到AXRL A,#data 64 data 立即数“异或”到AX RL direct A 62 direct A“异或”到直接字节XRL direct,#data 63 direct data 立即数“异或”到直接字节CLR A E4 清零CPL A F4 A取反RL A 23 A左环移RLC A 33 A通过进位左环移RR A 03 A右环移RRC A 13 A通过进位右环移四、控制程序转移ACALL addr 11 *1 addr(a7~a0) 绝对子程序调用LCALL addr 16 12 addr(15~8) 长子程序调用addr(7~0)RET 22 子程序调用返回RETI addr 11 32 中断调用返回AJMP addr 11 △1 addr(a7~a6) 绝对转移LJMP addr 16 02addr(15~8) 长转移addr(7~0)SJMP rel 80 rel 短转移，相对转移JMP @A+DPTR 73 相对于DPTR间接转移JZ rel 60 rel A为零转移JNZ rel 70 rel A为零转移CJNE A,direct,rel B5 direct rel 直接字节与A比较，不等则转移CJNE A,#data,rel B4 data rel 立即数与A比较，不等则转移CJNE A,Rn,#data,rel B8~BF data rel 立即数与寄存器比较，不等则转移CJNE @Ri,#data,rel B6~B7 data rel 立即数与间接RAM比较，不等则转移DJNZ Rn,rel D8~DF rel 寄存器减1，不为零则转移DJNZ direct,rel B5 direct rel 直接字节减1，不为零则转移NOP 00 空操作*=a10a9a8l△=a10a9a80五、布尔变量操作CLR C C3 清零进位CLR bit C2 清零直接位SETB C D3 置位进位SETB bit D2 置位直接位CPL C B3 进位取反CPL bit B2 直接位取反ANL C,bit 82 dit 直接数“与”到进位ANL C,/bit B0 直接位的反“与”到进位ORL C,bit 72 bit 直接位“或”到进位ORL C,/bit A0 bit 直接位的反“或”到进位MOV C,bit A2 bit 直接位送进位MOV bit,C 92 bit 进位送直接位JC rel 40 rel 进位位为1转移JNC rel 50 rel 进位位为0转移JB bit,rel 20 bit rel 直接位为1相对转移JNB bit,rel 30 bit rel 直接位为0相对转移JBC bit,rel 10 bit rel 直接位为1相对转移，然后清零该位。
IC引脚功能及元器件代换
RZI
过零检测与调整输入
这是误差放大器输入端与过零信号输入端,在变压器操纵绕组与地之间的分压器输出被连接到这个输入端,假如PIN3上的脉冲超过5V阈值,那么PIN4上的操纵电压将会降低.
4
SRC
软启动与调整电容
此脚用于操纵电压,.在此脚与地之间接入一个电容,此电容的数值决定了软启动时间与对操纵的反应速度.
0.91
47
解码板G输入
0.88
48
解码板B输入
0.89
49
解码板F1输入
1.17
50
CPU板FBL2输入
0
51
CPU板输入ROSD
0.55
52
CPU板G输入GOSD
0.54
53
CPU板B输入BOSD
0.55
54
VDD+8V供电
7.79
55
R输出去CRT
3.04
56
G输出去CRT
2.96
57
B输出去CRT
0
5
TEST接地
0
6
SVBST接地
0
7
KESN复位
3.27
8
时钟线
4.08
9
数据线
4.44
10
数字电源3V3
3.27
11
地(VSS)
0
12
行驱动脉冲输出HD
2.19
13
H35K B+操纵输出
3.25
14
H38K B+操纵输出
3.25
15
PWM输出未用
1.98
16
VSYNC场同步脉冲输入
0.05
17
EP3C40Q240C8N引脚原理图
SOPC开发模块原理图对应引脚分类EP3C40Q240C8N 1.时钟
2．LED和按键
3.port——外接试验箱端口
4.SAA7113H
SAA7113是一种视频解码芯片,它可以输入4路模拟视频信号,通过内部寄存器的不同配置可以对4路输入进行转换,输入可以为4路CVBS或2路S视频（Y/C）信号,输出8位“VPO”总线,为标准的ITU 656、YUV 4：2：2格式。
7113兼容PAL、NTSC、SECAM多种制式,可以自动检测场频适用的50或60Hz,可以在PAL、NTSC之间自动切换。
7113内部具有一系列寄存器,可以配置为不同的参数,对色度、亮度等的控制都是通过对相应寄存器改写不同的值,寄存器的读写需要通过I2C总线进行。
7113的模拟与数字部分均采用+3.3V供电,数字I/O接口可兼容+5V,正常工作时功耗0.4W, 空闲时为0.07W。
7113需外接24.576MHz晶体,内部具有锁相环（LLC）,可输出27MHz的系统时钟。
芯片具有上电自动复位功能,另有外部复位管脚（CE）,低电平复位,复位以后输出总线变为三态,待复位信号变高后自动恢复,时钟丢失、电源电压降低都会引起芯片的自动复位。
7113为QFP44封装。
5．ADV7123——视频数模转换器
ADV7123 (ADV®)是一款单芯片、三通道、高速数模转换器，内置三个高速、10位、带互补输出的视频数模转换器、一个标准TTL输入接口以及一个高阻抗、模拟输出电流源。
6.CH372——总线通用接口芯片
7.Wm8731-编码解码器
8.XPT2046——触摸屏控制器
9.EPCS16-闪存
10.FPGA所有bank引脚：。
FPGA可编程逻辑器件芯片EP3C5E144C8中文规格书
I/O StructureOn-Chip TerminationStratix II GX devices provide differential (for the LVDS technology I/Ostandard) and series on-chip termination to reduce reflections andmaintain signal integrity. On-chip termination simplifies board design byminimizing the number of external termination resistors required.Termination can be placed inside the package, eliminating small stubsthat can still lead to reflections.Stratix II GX devices provide four types of termination:■Differential termination (R D)■Series termination (R S) without calibration■Series termination (R S) with calibration■Parallel termination (R T) with calibrationTable2–34 shows the Stratix II GX on-chip termination support per I/Obank.Table2–34.On-Chip Termination Support by I/O Banks(Part 1 of2)On-Chip Termination Support I/O Standard Support Top and Bottom Banks(3, 4, 7, 8)Left Bank (1, 2)Series termination without calibration 3.3-V LVTTL v v 3.3-V LVCMOS v v 2.5-V LVTTL v v 2.5-V LVCMOS v v 1.8-V LVTTL v v 1.8-V LVCMOS v v 1.5-V LVTTL v v 1.5-V LVCMOS v v SSTL-2 class I and II v v SSTL-18 class I v v SSTL-18 class II v—1.8-V HSTL class I v v 1.8-V HSTL class II v—1.5-V HSTL class I v v 1.2-V HSTL v—Stratix II GX Architecture■Stratix II Performance and Logic Efficiency Analysis White Paper■TriMatrix Embedded Memory Blocks in Stratix II & Stratix II GX Deviceschapter in volume 2 of the Stratix II GX Device Handbook DocumentRevision HistoryTable2–42 shows the revision history for this chapter.Table2–42.Document Revision History (Part 1 of6)Date andDocumentVersionChanges Made Summary of ChangesOctober 2007, v2.2Updated:●“Programmable Pull-Up Resistor”●“Reverse Serial Pre-CDR Loopback”●“Receiver Input Buffer”●“Pattern Detection”●“Control and Status Signals”●“Individual Power Down and Reset for theT ransmitter and Receiver”Updated:●Figure2–14●Figure2–26●Figure2–27●Figure2–86 (notes only)●Figure2–87Updated:●T able2–4●T able2–7Removed note from T able2–31.Removed T ables 2-2, 2-7, and 2-8.Minor text edits.August 2007, v2.1Added “Reverse Serial Pre-CDR Loopback”section.Updated T able2–2.Added “Referenced Documents” section.Automated Single Event Upset (SEU) DetectionThe temperature sensing diode is a very sensitive circuit which can beinfluenced by noise coupled from other traces on the board, and possiblywithin the device package itself, depending on device usage. Theinterfacing device registers temperature based on millivolts of differenceas seen at the TSD. Switching I/O near the TSD pins can affect thetemperature reading. Altera recommends you take temperature readingsduring periods of no activity in the device (for example, standby modewhere no clocks are toggling in the device), such as when the nearby I/Osare at a DC state, and disable clock networks in the device.Automated Single Event Upset (SEU) Detection Stratix II GX devices offer on-chip circuitry for automated checking of single event upset (SEU) detection. Some applications that require the device to operate error free at high elevations or in close proximity to Earth’s North or South Pole will require periodic checks to ensure continued data integrity. The error detection cyclic redundancy check (CRC) feature controlled by the Device & Pin Options dialog box in the Quartus II software uses a 32-bit CRC circuit to ensure data reliability and is one of the best options for mitigating SEU.You can implement the error detection CRC feature with existing circuitry in Stratix II GX devices, eliminating the need for external logic.Stratix II GX devices compute CRC during configuration and checks the computed-CRC against an automatically computed CRC during normal operation. The CRC_ERROR pin reports a soft error when configuration SRAM data is corrupted, triggering device reconfiguration.Custom-Built CircuitryDedicated circuitry is built into Stratix II GX devices to automatically perform error detection. This circuitry constantly checks for errors in the configuration SRAM cells while the device is in user mode. You can monitor one external pin for the error and use it to trigger a reconfiguration cycle. You can select the desired time between checks by adjusting a built-in clock divider.Software InterfaceBeginning with version 4.1 of the Quartus II software, you can turn on the automated error detection CRC feature in the Device & Pin Options dialog box. This dialog box allows you to enable the feature and set the internal frequency of the CRC between 400 kHz to 50MHz. This controls the rate that the CRC circuitry verifies the internal configuration SRAM bits in the Stratix II GX FPGA.f For more information on CRC, refer to AN 357: Error Detection Using CRCin Altera FPGA Devices.。
单片机引脚说明-按其引脚功能分为四部分叙述这40条引脚的功能
下面按其引脚功能分为四部分叙述这40条引脚的功能。
1、主电源引脚VCC和VSSVCC——（40脚）接+5V电压；VSS——（20脚）接地。
2、外接晶体引脚XTAL1和XTAL2XTAL1（19脚）接外部晶体的一个引脚。
在单片机部，它是一个反相放大器的输入端，这个放大器构成了片振荡器。
当采用外部振荡器时，对HMOS单片机，此引脚应接地；对CHMOS 单片机，此引脚作为驱动端。
XTAL2（18脚）接外晶体的另一端。
在单片机部，接至上述振荡器的反相放大器的输出端。
采用外部振荡器时，对HMOS单片机，该引脚接外部振荡器的信号，即把外部振荡器的信号直接接到部时钟发生器的输入端；对XHMOS，此引脚应悬浮。
3、控制或与其它电源复用引脚RST/VPD、ALE/PROG、PSEN和EA/VPP①RST/VPD（9脚）当振荡器运行时，在此脚上出现两个机器周期的高电平将使单片机复位。
推荐在此引脚与VSS引脚之间连接一个约8.2k的下拉电阻，与VCC引脚之间连接一个约10μF的电容，以保证可靠地复位。
VCC掉电期间，此引脚可接上备用电源，以保证部RAM的数据不丢失。
当VCC主电源下掉到低于规定的电平，而VPD在其规定的电压围（5±0.5V），VPD就向部RAM提供备用电源。
②ALE/PROG（30脚）：当访问外部存贮器时，ALE（允许地址锁存）的输出用于锁存地址的低位字节。
即使不访问外部存储器，ALE端仍以不变的频率周期性地出现正脉冲信号，此频率为振荡器频率的1/6。
因此，它可用作对外输出的时钟，或用于定时目的。
然而要注意的是，每当访问外部数据存储器时，将跳过一个ALE脉冲。
ALE端可以驱动（吸收或输出电流）8个LS型的TTL输入电路。
对于EPROM单片机（如8751），在EPROM编程期间，此引脚用于输入编程脉冲（PROG）。
③PSEN（29脚）：此脚的输出是外部程序存储器的读选通信号。
在从外部程序存储器取指令（或常数）期间，每个机器周期两次PSEN有效。