FPGA_ASIC-FPGA自重构技术在雷达高度计中的应用

FPGA自重构技术在雷达高度计中的应用Self-reconfiguration based on FPGA utilized in radar altimeter（1.中国科学院研究生院 ；2. 中国科学院空间科学与应用研究中心）周小鹏1,2，许可2Zhou Xiaopeng , Xu Ke摘要：新一代高精度雷达高度计具有低分辨率工作模式和SAR工作模式两种方式，这两种方式的硬件工作时序是不同的，FPFA的动态可重构技术为实现这两种工作时序的切换提供了有效的手段。

本文采用FPGA动态重构技术，进行了高精度雷达高度计工作时序的设计和实验验证，结果表明采用本文的方法可以正确实现高精度高度计两种硬件工作时序的切换。

关键词：FPGA；自重构；雷达高度计；定时单元中图分类号： TP732.1 文献标识码：AAbstract: New generation radar altimeter with high precision works in both low resolution mode and SAR mode, and the two modes need different timing circuits which can be switched without interrupting other operation. In this paper, the dynamic self-reconfiguration based on FPGA is utilized in the design for the altimeter control unit, and by which the different timing control can easily be realized for the two modes of altimeter. A demonstration circuit has been developed and the results show that this method is viable for the high precision radar altimeter. Key words:FPGA, Self-reconfiguration, Radar Altimeter, Timing unit1. 引言卫星雷达高度计是用于海洋动力环境测量的重要仪器，能够进行海面高度、有效波高和海面风速测量，其数据进一步反演的结果可以应用于海洋地球物理学、海洋动力学、海洋气候与环境以及海冰监测等方面。

目前新一代高精度雷达高度计（又称延迟多普勒高度计）将孔径合成技术引入到传统雷达高度计中，可以有效地提高传统雷达高度计的测高精度和测量分辨率[1]。

高精度高度计有两种工作模式：SAR测量模式和低分辨率测量模式。

这两种工作模式的工作时序是不同的，前者的雷达脉冲重复频率一般为14KHz左右，而后者的雷达脉冲重复频率为2KHz左右，与之相关的微波开关控制时序也随之不同[2]。

卫星在轨工作的时候，高精度高度计的两种工作模式根据测量区域的要求进行切换，并要求在仪器硬件时序切换的同时不影响仪器其他部分的正常工作。

为实现高精度高度计两种工作模式的转换，本文研究了基于FPGA的重构技术，设计了基于FPGA自重构技术的高度计控制单元，同时进行了实验验证。

2. 基于FPGA的重构技术目前基于FPGA的重构技术广泛应用在SOC设计[3]、超大规模集成电路仿真[4]、机器人控制系统[5]中。

基于FPGA的可重构技术在航天器设计中也有应用，NASA和ESA对此也有研究[6]。

FPGA动态部分重构是指FPGA中不被重构的部分在正常工作的情况下，重构部分通过改变配置数据从而改变该部分的功能。

实现FPGA动态重构的方法有：基于差异的设计方法、基于对位流文件操作的方法、基于模块化的方法。

对Xilinx的virtex-4系列FPGA，需要使用EAPR流程[7]。

EAPR流程的完整步骤是：(1) 设计的描述及综合；(2)添加约束，也称为初始预算； (3) 使用FPGA标准流程进行布局布线；(4)对实现结果进行时序验证； (5)时序验证正确的情况下，对静态模块进行布局布线； (6) 对动态模块进行布局布线； (7)合并静态模块和动态模块布局布线结果，并生成完整配置文件和部分配置文件。

自重构是动态重构的发展，要求FPGA上静态模块中有一部分逻辑用来控制重构部分重构，因此自重构本质上就是动态重构加自控制，自重构技术需要把EAPR设计流程和FPGA的嵌入式设计方法结合起来。

在Xilinx的嵌入式设计工具EDK中，使用EAPR流程实现自重构有以下几个特点：（1）PR模块的不同设计均作为用户IP来设计；（2）综合PR模块前，修改peripheral_xst.prj文件；（3）修改顶层模块，在顶层文件中直接例化 DCM和bufg；（4）在EDK shell里，重新综合修改后的顶层模块；（5）静态模块实现时，通过*.bmm文件完成软件在硬件上的映射。

3.自重构雷达高度计控制单元设计分析高精度雷达高度计的数字控制系统比传统雷达高度计要更加复杂。

其两种工作模式所需的硬件工作时序，如发射控制脉冲、接收控制脉冲、脉冲重复频率以及发射脉冲宽度等是完全不同的。

如果把低分辨率模式和SAR模式的定时单元采用重构技术来设计，则可以很方便的实现二者的切换，在FPGA中可以采用静态重构或动态部分重构来实现这个目标。

静态重构和动态部分重构两种方法相比，动态部分重构有如下优势：(1)可以保证FPGA 非重构的部分持续工作，即采用这种重构方式可以保证非重构模块不间断工作。

例如该模块中集成的与卫星通讯单元可以持续不间断工作。

(2)缩短重构所用时间。

重构时间的大小由重构配置数据的大小决定，如果只重构定时单元，采用动态部分重构方法可以使重构数据很小。

采用动态部分重构，可以选择两种配置控制方式：一种是使用CPLD或微处理器在FPGA 片外进行配置控制；另一种采用状态机或FPGA内部处理器控制本片FPGA部分配置，即自重构方式。

跟片外控制相比，自重构方式可以省去使用CPLD或片外微处理器，从而减小板卡的面积。

另外，自重构方式由于采用内部配置访问端口ICAP，配置速度更高。

基于上述分析，本文设计中采用自重构方式来实现高精度高度计不同工作模式下工作时序的动态切换。

4.基于自重构技术的雷达高度计控制模块的实现4.1 硬件设计采用处理器的自重构硬件平台由以下几部分组成：重构单元、处理器控制单元、调试单元、ICAP控制单元和存储单元。

其中重构单元在FPGA运行过程中会根据需要进行重构；处理器控制单元接收并处理用户指令，读取片外存储器上的重构配置数据，写配置数据到ICAP控制单元；调试单元用来让用户输入重构命令，输出FPGA工作状态信息，在实际系统中这个单元可以替换为用户接口单元；ICAP控制单元完成处理器总线和ICAP的接口，实现处理器对ICAP的读写控制；存储单元用来存储部分重构数据，也可以用来存储完整配置数据。

设计中，自重构控制采用FPGA片内所含有的硬核处理器Power pc405实现。

硬件平台如图1所示。

图1 硬件系统框图在图1中，除了可重构时序控制单元外，其他部分均属于静态模块。

其中DCM用来产生处理器和总线所需的不同的频率，设计中处理器时钟频率为200MHz，总线时钟频率为100MHz；Powerpc405是FPGA内嵌的硬核处理器；IRAM和DRAM分别是指令存储器和数据存储器；plb和opb分别是处理器本地总线和片上外设总线，两个总线通过Plb2opb桥连接；UART是串口控制器，使Powerpc405通过RS232与本地PC机通信，用来调试使用，本设计中波特率设置为19200；HWICAP是ICAP（内部配置访问端口）控制器，用来访问ICAP，实现读回和装载配置数据功能； memory用来存放配置数据，包括完整配置数据和部分配置数，该设备是FPGA片外设备。

可重构时序控制单元是本实验中的动态模块，分别实现两组不同的发射/接收控制脉冲和开关时序。

这些控制信号通过总线宏输出到FPGA端口。

4.2 软件设计硬件平台设计完成后，生成System.bit、All_r.bit、All_l.bit三个配置文件。

System.bit 是完全配置文件，在FPGA上电时对FPGA进行配置。

后面的两个文件都是部分配置文件，只包含重构时序控制单元的配置数据。

FPGA上电后，Powerpc405处理器上开始运行主程序，主程序流程图如图2(a)所示。

当处理器接收到命令字1或者2时，程序进入写数据到ICAP子程序中，该子程序流程图如图2(b)所示。

图2 程序流程图在写数据到ICAP子程序中，首先检测配置数据头，以便得到文件头的长度和配置数据的长度。

配置文件的头由下面的数据组成：magic word、字符0001、字符a、design name、字符b、part name、字符c、date、字符d、time、字符e、配置数据的长度。

为了检测配置数据头，定义了结构体：XHwIcap_Bit_Header, 定义如下：typedef struct{ Xint32 HeaderLength; /* Length of header in 32 bit words */Xuint32 BitstreamLength; /* Length of bitstream to read in bytes*/Xuint8 *DesignName; /* Design name read from bitstream header */Xuint8 *PartName; /* Part name read from bitstream header */Xuint8 *Date; /* Date read from bitstream header */Xuint8 *Time; /* Bitstream creation time read from header */ Xuint32 MagicLength; /* Length of the magic numbers in header */ } XHwIcap_Bit_Header；检测完配置数据头后，从第一个配置数据开始，每次读取128个字数据，然后写入HWICAP 的BRAM。

当该BRAM满，即写入512个字时，数据被写入配置寄存器。

重复执行，直到配置数据结束，返回主程序。

4.3 验证及实验结果分析实验验证的板卡上包括一片xc4vfx20型FPGA, Xilinx的compact flash，一个9针RS232接头，一组16针的排针。