C波段宽带捷变频率综合器设计
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DDS的输出作为锁相环电路的基 准频率，PLL电路锁相倍频得到输出 频率。利用DDS的高分辨率实现小的 频率步进来改变参考频率，同时PLL 的带通特性也能抑制部分DDS的输出 杂散。
这种方法具有高频率分辨率和低
图1 混合频率合成方案
图2 产生1GHz时钟的PLL电路实物
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2014.10
机项目，为收发模块提供C波段中一 定范围内小步进快速连续可变的跳频 源信号。
由于DDS芯片具有频率步进小， 切换迅速的特点，成为捷变频率综合 器的必然选择。但是目前DDS芯片的 直接输出频率无法到达C波段，需通 过一定的频率合成方案实现，目前基 于DDS技术的频率合成方案主要有以 下3种。 1.1 DDS直接激励PLL方案
*基金项目：2014年度中国博士后科学基金，资助编号2014 M552337 张子轩：(1990-)，硕士生，主要从事微波频率源研究；彭浩：博士后，博士 毕业于电磁场与微波技术，研究方向毫米波微波电路与系统。
引言 频率合成器是现代通讯系统必不
可少的关键电路， 是电子系统的主要 信号源，是决定电子系统性能的关键 设备。随着系统对频率源的频率稳定 度、频谱纯度、频率范围和输出频率 个数的要求越来越高，高稳定、低相 位噪声、低杂散，小步进和高速变频
DDS输出信号范围 128.125MHz～183.375MHz，经过2次 的二倍频产生512.5～737.5MHz的信 号。为保证输出信号的杂散指标，每 次倍频后需通过带通滤波器滤除基波 和谐波信号。此外由于倍频器采用的 倍频器均为无源倍频器，存在较大倍 频损耗，所以每次倍频后需要通过放 大器将信号功率放大。信号通过放大 器也会产生谐波，所以在每级放大器 也应设计滤波器滤除谐波保证杂散指 标。
2 系统要求以及C波段捷变频率 合成器的实现
系统要求频率合成器能够快速
图3 DDS倍频链路实物图
图5 6.5875～6.8125GHz输出扫频 频谱 切换频率，频率步进小，杂散指标良 好，要求分别产生4路输出频率信号 6.5125～6.7375GHz、6.5875～6.8125GHz、 6.6625～6.8875GHz、6.7375～6.9625GHz， 杂散抑制优于-50dBc。
直接将DDS的输出频率倍频到更 高的频点，利用倍频链路来将DDS的 输出频率倍频到所需输出频率，同时 也能扩展DDS的输出带宽。
该方案能输出较多频点，获得较 高的频率转换时间以及较宽的输出频 带。但这种方法也存在其缺点：DDS 直接倍频的过程可能会将DDS自身的 杂散信号放大，同时倍频器也会产生 各次谐波，需要在倍频链路中设计滤 波器组来有效抑制输出杂散，该方案 电路较复杂，调试起来较麻烦。
DDS输出信号的质量取决于参考 时钟信号的性能。从追求频率合成器 的性能角度，应选用高性能的晶振通 过倍频产生DDS时钟。但考虑到晶振 倍频电路较复杂且本系统对频率合成 器的相位噪声指标没有过高的要求， AD9858的时钟信号通过锁相环电路 锁定输出1GHz产生，如图2所示。锁
2014.10
4 结束语 本文采用DDS结合倍频和上变频
技术的方案实现了C波段宽带捷变频 率综合器，该频率合成器具有频率切 换速度快，步进小，工作频带宽，输 出杂散低等特点，具有较高的工程应 用价值。
参考文献： [1]高玉良.现代频率合成与控制技术[M].北京:航空工业出版社 ,2002 [2]张大鹤,纪学军,李青平.小步进捷变频率合成器设计技术[J].无线 电工程,2009,39(6):43-46 [3]李昂．X波段连续波雷达收发前端的设计与实现[D].成都：电子 科技大学,2013 [4]陈之光,陶骏,田野,等.某型高杂散抑制捷变频率合成器研制[J].压 电与声光,2013,35(1):132-135 [5]李军.X 波段微波倍频器的研制与一种频率源的设计[D].成都:电 子科技大学,2004
DDS倍频后输出的信号分别进入 混频器与PLL产生的四个固定频点本 振进行上变频。混频器采用基于GaAs 工艺的双平衡混频器HMC220MS8， 其中频工作范围为DC～4GHz，本 振在5GHz～10GHz内时变频损耗 为7dB，它本振到射频的隔离度为 25dB，本振到中频的隔离度为28dB， 输入1dB压缩点为8dBm左右。经过上 变频后需要通过带通滤波器将混频产 生的各项谐波以及泄露到射频段的本 振信号滤除。带通滤波器选择采用 定制的腔体滤波器，因其性能稳定 可靠，带内幅频特性平坦，插入损 耗小，带外抑制度高，可用于较大功 率，能更好地滤除带外干扰信号，保 证最终的频率输出低杂散。
图4 C波段宽带捷变频率合成器实物图
图6 输出频段内杂散最大的频点
如图1所示。 2.1 DDS信号输出
本文采用ADI公司的高性能DDS 芯片AD9858。DDS芯片AD9858具 有频率转换时间短，输出频带宽的 优点，能够满足对低相位噪声、低 杂散噪声、快速频率切换以及宽带 线性扫描的要求。参考AD9858产 品手册并结合系统要求输出频段 考虑，本设计中采用AD9858输出 128.125MHz～183.375MHz频段，该段 频谱杂散指标较小，经过4倍频后能 达到系统输出的带宽。
这种方法保留了DDS频率分辨率 高和频率切换速度快的优点，同时 将输出频率扩展到更高频段，PLL只 产生固定频点，相位噪声低。其缺点 是：1、DDS产生的近端杂散会通过 混频过程而搬移到输出频段内，较难 滤除。混频器的引入也可能产生其他 非线性杂散。2、DDS的直接输出频 谱只是相当于发生了搬移，输出频 率的带宽仍然等于DDS的直接输出带 宽，DDS直接输出带宽相对较窄，该 方法不能扩展频段，当所需输出带宽 超过DDS输出带宽范围时无法利用该 方法实现。 1.3 DDS+倍频频率合成方案
级倍频。第二级倍频时，AMK-2源自13+ 对基波256.25MHz～366.75MHz抑制 度为36dBc，对其三次谐波的抑制度 为47dBc，对其四次谐波的抑制度为 16dBc。倍频后信号采用Mini公司的 滤波器芯片进行滤波，再通过放大器 调节功率。 2.3 混频本振信号的产生
本设计PLL产生的4个点频源分 别是6.0GHz、6.075GHz、6.15GHz、 6.225GHz，用作最后上变频的本振 信号。4个锁相环电路均采用ADI 公司的ADF4108锁相环芯片，使用 ADIsimPLL软件对锁相环路中的环 路滤波器进行仿真设计。VCO选择 Hittite公司的HMC358MS8G芯片，其 输出功率+11dBm，相噪-110dBc/Hz @100kHz。 2.4 混频输出
根据频率合成器指标，输出带宽 大于200MHz，虽然DDS直接输出带 宽大于200MHz，但考虑到DDS在宽 频带输出时杂散特性不好，选择DDS 输出中杂散指标较好的一段使用，再 通过倍频来扩展输出带宽。
系统所需求的输出频率要求达到 6.5GHz以上，如果直接通过DDS倍频 达到所需频率，则需要倍频的倍数相 对较高，对应倍频链路的设计较为复 杂，难以保证输出信号的频谱纯度。 综合考虑，选择采用DDS+倍频技术+ 上变频技术以便得到所需要的宽带捷 变频率信号。DDS倍频输出后再与锁 相环产生的较高频点的本振进行混频 得到最终的输出频率信号，系统框图
3 实物图以及测试结果 本设计实物电路采用微波多层
印制板电路结构，合理布局，将4路 混频输出端分别布在了四个边角上， 最大限度地减少了输出信号间的相互 串扰。在整块电路板上采用多点，大 面积就近接地，以避免地线上形成干 扰。PCB板上每个引脚出都加了去耦 电容以加强电路的抗噪性能。
实现的性能指标如下： 输出频段：6.5125～6.7375GHz、 6.5875～ 6.8125GHz、6.6625～6.8875GHz、 6.7375～6.962GHz 频率步进：1Hz 跳频速度：≤100ns 杂散抑制：≤-58dBc 以PLL产生本振为6.075GHz 时为例，该路最终应输出 6.5875～6.8125GHz频率，用频谱仪测 量该路最终混频输出的频谱如图5所 示。 该路输出频段内最大杂散点如图 6所示，此时杂散抑制为-60dBc左右。
435308
Copyright©博看网 . All Rights Reserved.
责任编辑：王莹
相环电路采用ADF4351芯片，该芯 片集成了VCO和PLL，其基准时钟由 100MHz高稳定度晶体振荡器提供， 环路滤波器由ADIsimPLL软件进行仿 真设计。
DDS通过单片机控制，PLL产生 的1GHz作为工作时钟信号，输出信 号频率128.125MHz～183.375MHz。为 了抑制DDS输出的杂散，在其输出后 加入6阶反切比雪夫模型的低通滤波 器，经过调试后带内平坦度较好，输 出经过放大器以及π衰来调节功率后 进入后端倍频链路。 2.2 DDS倍频链路
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责任编辑：王莹
杂散的优点。不过不足的是频率的切 换时间由锁相环的环路滤波器的带宽 决定，频率切换速度不够快。 1.2 DDS+PLL环外混频合成方案
直接数字合成产生的信号，通过 与锁相环PLL环外混频将DDS输出的 频谱搬移到较高的频段。
C波段宽带捷变频率综合器设计*
Design of C-band frequency agile broadband frequency synthesizer
张子轩 彭浩 电子科技大学电子工程学院（四川 成都611731）
责任编辑：王莹
摘要：本文介绍了一种C波段宽带捷变频率综合器的设计方法，采用直接 数字频率合成器（DDS）实现频率捷变，采用倍频链路扩展输出带宽，通 过与锁相环（PLL）合成产生的本振信号混频将输出频率搬移到C波段。 论述了DDS时钟电路、倍频链路以及混频部分的设计方法，并给出了达到 的主要技术指标和测试结果。本文网络版地址：/ article/263364.htm 关键词：频率合成；频率捷变；DDS；PLL；杂散 DOI: 10.3969/j.issn.1005-5517.2014.9.008
二倍频器采用AMK-2-13+，其 输入频率范围为10MHz~500MHz， 输出频率为20MHz~1000MHz，变频 损耗为11.4dB。第一级倍频时，对 基波128.125MHz～183.375MHz抑制 度为43dBc左右，对三次谐波的抑制 度为59dBc，对四次谐波的抑制度为 15dBc左右。通过反切比雪夫模型搭 建的带通滤波器对其谐波进行进一 步抑制，出来的信号再通过放大器 和π衰调节功率后，滤波进入下一
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是频率合成器发展的主要趋势。 当前主流的频率合成方法分为锁
相环频率合成（PLL）和直接数字合 成（DDS）两种。其中锁相环电路输 出频率高，相位噪声好，其缺点是频 率分辨率低，频率跳变时间较长。而 DDS有极好的频率分辨率，高速的频 率切换时间，很好的相位噪声，但它
输出频率较低，杂散信号较多。
1 频率合成方案的分析 本课题的研究背景来源于某接收
这种方法具有高频率分辨率和低
图1 混合频率合成方案
图2 产生1GHz时钟的PLL电路实物
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由于DDS芯片具有频率步进小， 切换迅速的特点，成为捷变频率综合 器的必然选择。但是目前DDS芯片的 直接输出频率无法到达C波段，需通 过一定的频率合成方案实现，目前基 于DDS技术的频率合成方案主要有以 下3种。 1.1 DDS直接激励PLL方案
*基金项目：2014年度中国博士后科学基金，资助编号2014 M552337 张子轩：(1990-)，硕士生，主要从事微波频率源研究；彭浩：博士后，博士 毕业于电磁场与微波技术，研究方向毫米波微波电路与系统。
引言 频率合成器是现代通讯系统必不
可少的关键电路， 是电子系统的主要 信号源，是决定电子系统性能的关键 设备。随着系统对频率源的频率稳定 度、频谱纯度、频率范围和输出频率 个数的要求越来越高，高稳定、低相 位噪声、低杂散，小步进和高速变频
DDS输出信号范围 128.125MHz～183.375MHz，经过2次 的二倍频产生512.5～737.5MHz的信 号。为保证输出信号的杂散指标，每 次倍频后需通过带通滤波器滤除基波 和谐波信号。此外由于倍频器采用的 倍频器均为无源倍频器，存在较大倍 频损耗，所以每次倍频后需要通过放 大器将信号功率放大。信号通过放大 器也会产生谐波，所以在每级放大器 也应设计滤波器滤除谐波保证杂散指 标。
2 系统要求以及C波段捷变频率 合成器的实现
系统要求频率合成器能够快速
图3 DDS倍频链路实物图
图5 6.5875～6.8125GHz输出扫频 频谱 切换频率，频率步进小，杂散指标良 好，要求分别产生4路输出频率信号 6.5125～6.7375GHz、6.5875～6.8125GHz、 6.6625～6.8875GHz、6.7375～6.9625GHz， 杂散抑制优于-50dBc。
直接将DDS的输出频率倍频到更 高的频点，利用倍频链路来将DDS的 输出频率倍频到所需输出频率，同时 也能扩展DDS的输出带宽。
该方案能输出较多频点，获得较 高的频率转换时间以及较宽的输出频 带。但这种方法也存在其缺点：DDS 直接倍频的过程可能会将DDS自身的 杂散信号放大，同时倍频器也会产生 各次谐波，需要在倍频链路中设计滤 波器组来有效抑制输出杂散，该方案 电路较复杂，调试起来较麻烦。
DDS输出信号的质量取决于参考 时钟信号的性能。从追求频率合成器 的性能角度，应选用高性能的晶振通 过倍频产生DDS时钟。但考虑到晶振 倍频电路较复杂且本系统对频率合成 器的相位噪声指标没有过高的要求， AD9858的时钟信号通过锁相环电路 锁定输出1GHz产生，如图2所示。锁
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4 结束语 本文采用DDS结合倍频和上变频
技术的方案实现了C波段宽带捷变频 率综合器，该频率合成器具有频率切 换速度快，步进小，工作频带宽，输 出杂散低等特点，具有较高的工程应 用价值。
参考文献： [1]高玉良.现代频率合成与控制技术[M].北京:航空工业出版社 ,2002 [2]张大鹤,纪学军,李青平.小步进捷变频率合成器设计技术[J].无线 电工程,2009,39(6):43-46 [3]李昂．X波段连续波雷达收发前端的设计与实现[D].成都：电子 科技大学,2013 [4]陈之光,陶骏,田野,等.某型高杂散抑制捷变频率合成器研制[J].压 电与声光,2013,35(1):132-135 [5]李军.X 波段微波倍频器的研制与一种频率源的设计[D].成都:电 子科技大学,2004
DDS倍频后输出的信号分别进入 混频器与PLL产生的四个固定频点本 振进行上变频。混频器采用基于GaAs 工艺的双平衡混频器HMC220MS8， 其中频工作范围为DC～4GHz，本 振在5GHz～10GHz内时变频损耗 为7dB，它本振到射频的隔离度为 25dB，本振到中频的隔离度为28dB， 输入1dB压缩点为8dBm左右。经过上 变频后需要通过带通滤波器将混频产 生的各项谐波以及泄露到射频段的本 振信号滤除。带通滤波器选择采用 定制的腔体滤波器，因其性能稳定 可靠，带内幅频特性平坦，插入损 耗小，带外抑制度高，可用于较大功 率，能更好地滤除带外干扰信号，保 证最终的频率输出低杂散。
图4 C波段宽带捷变频率合成器实物图
图6 输出频段内杂散最大的频点
如图1所示。 2.1 DDS信号输出
本文采用ADI公司的高性能DDS 芯片AD9858。DDS芯片AD9858具 有频率转换时间短，输出频带宽的 优点，能够满足对低相位噪声、低 杂散噪声、快速频率切换以及宽带 线性扫描的要求。参考AD9858产 品手册并结合系统要求输出频段 考虑，本设计中采用AD9858输出 128.125MHz～183.375MHz频段，该段 频谱杂散指标较小，经过4倍频后能 达到系统输出的带宽。
这种方法保留了DDS频率分辨率 高和频率切换速度快的优点，同时 将输出频率扩展到更高频段，PLL只 产生固定频点，相位噪声低。其缺点 是：1、DDS产生的近端杂散会通过 混频过程而搬移到输出频段内，较难 滤除。混频器的引入也可能产生其他 非线性杂散。2、DDS的直接输出频 谱只是相当于发生了搬移，输出频 率的带宽仍然等于DDS的直接输出带 宽，DDS直接输出带宽相对较窄，该 方法不能扩展频段，当所需输出带宽 超过DDS输出带宽范围时无法利用该 方法实现。 1.3 DDS+倍频频率合成方案
级倍频。第二级倍频时，AMK-2源自13+ 对基波256.25MHz～366.75MHz抑制 度为36dBc，对其三次谐波的抑制度 为47dBc，对其四次谐波的抑制度为 16dBc。倍频后信号采用Mini公司的 滤波器芯片进行滤波，再通过放大器 调节功率。 2.3 混频本振信号的产生
本设计PLL产生的4个点频源分 别是6.0GHz、6.075GHz、6.15GHz、 6.225GHz，用作最后上变频的本振 信号。4个锁相环电路均采用ADI 公司的ADF4108锁相环芯片，使用 ADIsimPLL软件对锁相环路中的环 路滤波器进行仿真设计。VCO选择 Hittite公司的HMC358MS8G芯片，其 输出功率+11dBm，相噪-110dBc/Hz @100kHz。 2.4 混频输出
根据频率合成器指标，输出带宽 大于200MHz，虽然DDS直接输出带 宽大于200MHz，但考虑到DDS在宽 频带输出时杂散特性不好，选择DDS 输出中杂散指标较好的一段使用，再 通过倍频来扩展输出带宽。
系统所需求的输出频率要求达到 6.5GHz以上，如果直接通过DDS倍频 达到所需频率，则需要倍频的倍数相 对较高，对应倍频链路的设计较为复 杂，难以保证输出信号的频谱纯度。 综合考虑，选择采用DDS+倍频技术+ 上变频技术以便得到所需要的宽带捷 变频率信号。DDS倍频输出后再与锁 相环产生的较高频点的本振进行混频 得到最终的输出频率信号，系统框图
3 实物图以及测试结果 本设计实物电路采用微波多层
印制板电路结构，合理布局，将4路 混频输出端分别布在了四个边角上， 最大限度地减少了输出信号间的相互 串扰。在整块电路板上采用多点，大 面积就近接地，以避免地线上形成干 扰。PCB板上每个引脚出都加了去耦 电容以加强电路的抗噪性能。
实现的性能指标如下： 输出频段：6.5125～6.7375GHz、 6.5875～ 6.8125GHz、6.6625～6.8875GHz、 6.7375～6.962GHz 频率步进：1Hz 跳频速度：≤100ns 杂散抑制：≤-58dBc 以PLL产生本振为6.075GHz 时为例，该路最终应输出 6.5875～6.8125GHz频率，用频谱仪测 量该路最终混频输出的频谱如图5所 示。 该路输出频段内最大杂散点如图 6所示，此时杂散抑制为-60dBc左右。
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责任编辑：王莹
相环电路采用ADF4351芯片，该芯 片集成了VCO和PLL，其基准时钟由 100MHz高稳定度晶体振荡器提供， 环路滤波器由ADIsimPLL软件进行仿 真设计。
DDS通过单片机控制，PLL产生 的1GHz作为工作时钟信号，输出信 号频率128.125MHz～183.375MHz。为 了抑制DDS输出的杂散，在其输出后 加入6阶反切比雪夫模型的低通滤波 器，经过调试后带内平坦度较好，输 出经过放大器以及π衰来调节功率后 进入后端倍频链路。 2.2 DDS倍频链路
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杂散的优点。不过不足的是频率的切 换时间由锁相环的环路滤波器的带宽 决定，频率切换速度不够快。 1.2 DDS+PLL环外混频合成方案
直接数字合成产生的信号，通过 与锁相环PLL环外混频将DDS输出的 频谱搬移到较高的频段。
C波段宽带捷变频率综合器设计*
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张子轩 彭浩 电子科技大学电子工程学院（四川 成都611731）
责任编辑：王莹
摘要：本文介绍了一种C波段宽带捷变频率综合器的设计方法，采用直接 数字频率合成器（DDS）实现频率捷变，采用倍频链路扩展输出带宽，通 过与锁相环（PLL）合成产生的本振信号混频将输出频率搬移到C波段。 论述了DDS时钟电路、倍频链路以及混频部分的设计方法，并给出了达到 的主要技术指标和测试结果。本文网络版地址：/ article/263364.htm 关键词：频率合成；频率捷变；DDS；PLL；杂散 DOI: 10.3969/j.issn.1005-5517.2014.9.008
二倍频器采用AMK-2-13+，其 输入频率范围为10MHz~500MHz， 输出频率为20MHz~1000MHz，变频 损耗为11.4dB。第一级倍频时，对 基波128.125MHz～183.375MHz抑制 度为43dBc左右，对三次谐波的抑制 度为59dBc，对四次谐波的抑制度为 15dBc左右。通过反切比雪夫模型搭 建的带通滤波器对其谐波进行进一 步抑制，出来的信号再通过放大器 和π衰调节功率后，滤波进入下一
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是频率合成器发展的主要趋势。 当前主流的频率合成方法分为锁
相环频率合成（PLL）和直接数字合 成（DDS）两种。其中锁相环电路输 出频率高，相位噪声好，其缺点是频 率分辨率低，频率跳变时间较长。而 DDS有极好的频率分辨率，高速的频 率切换时间，很好的相位噪声，但它
输出频率较低，杂散信号较多。
1 频率合成方案的分析 本课题的研究背景来源于某接收