2021年安徽中医药大学计算机科学与技术专业《计算机组成原理》科目期末试卷A(有答案)

2021年安徽中医药大学计算机科学与技术专业《计算机组成原理》科
目期末试卷A（有答案）
一、选择题
1、某机器字长为32位，存储器按半字编址，每取出一条指令后PC的值自动+2，说明
其指令长度是（）。

A.16位
B.32位
C.128位
D.256位
2、某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（）。

A.24位
B.26位
C.28位
D.32位
3、当满足下列（）时，x>-1/2成立。

A.x1必须为l，x2~x4至少有一个为1
B.x1必须为1，x2~x4任意
C.x1必须为0，x2~x4至少有一个为1
D.x1必须为0，X2~x4任意
4、若x=103，y=-25，则下列表达式采用8位定点补码运算时，会发生溢出的是（）。

A.x+y
B.-x+y
C.x-y
D.x-y
5、用海明码对长度为8位的数据进行检/纠错时，若能纠正一位错，则校验位数至少为（）。

A.2
B.3
C.4
D.5
6、一个存储器的容量假定为M×N，若要使用I×k的芯片（I<M，k<N），需要在字和
位方向上同时扩展，此时共需要（）个存储芯片。

A.M×N
B.（M/I）×（N/k）
C.
M/I
×
M/I
D.
M/I
×
N/k
7、若数据在存储器中采用以低字节地址为字地址的存放方式（小端存储），则十六进制
数12345678H按自己地址由小到大依次存为（）。

A.12345678
B.87654321
C.78563412
D.34127856
8、在计算机系统中，表明系统运行状态的部件是（）。

A.程序计数器
B.指令寄存器
C.程序状态字
D.累加寄存器
9、假定机器M的时钟频率为200MHz，程序P在机器M上的执行时间为12s。

对P优
化时，将其所有乘4指令都换成了一条左移两位的指令，得到优化后的程序P。

若在M
上乘法指令的CPl为102，左移指令的CPl为z，P的执行时间是P”执行时间的1.2倍，则P中的乘法指令条数为（）。

A.200万
B.400万
C.800万
D.1600万
10、控制总线主要用来传送（）。

I.存储器和1/O设备的地址码
II.所有存储器和I/O设备的时序信号
III.所有存储器和1/O设备的控制信号
IV.来自I/O设备和存储器的响应信号
A.II、III
B. I，III，IV
C. III，IV
D.II，III. IV
11、总线的通信控制主要解决（）问题。

A.由哪个主设备占用总线
B.通信双方如何获知传输开始和结束
C.通信过程中双方如何协调配合
D.B和C
12、某指令格式如下所示。

其中M为寻址方式，I为变址寄存器编号，D为形式地址。

若采用先变址后间址的寻址方式，则操作数的有效地址是（）。

A.I+D
B.（I）+D
C. (（I）+D)
D.（（I））+D
13、某计算机的指令流水线由4个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90ns，80ns、70ns和60ns，则该计算机的CPU时钟周期至少是）（）。

A.90ns
B.80ns
C.70ns
D.60ns
14、在中断周期，CPU主要完成以下工作（）。

A.关中断，保护断点，发中断响应信号并形成中断服务程序入口地址
B.开中断，保护断点，发中断响应信号并形成中断服务程序入口地址
C.关中断，执行中断服务程序
D.开中断，执行中断服务程序
15、依赖硬件的数据传送方式是（）。

A.程序控制
B.程序中断
C.DMA
D.无
二、填空题
16、指令格式是指令用_______表示的结构形式，通常格式中由操作码字段和_______字段
组成。

17、双端口存储器和多模块交叉存储器属于________存储器结构。

前者采用________技术，后者采用________技术。

18、按IEEE754标准，一个浮点数由_______、_______、_______三个域组成。

19、流水CPU中的主要问题是________相关、________相关和________相关，为此需要采
用相应的技术对策，才能保证流水畅通而不断流。

20、多个用户共享主存时，系统应提供_______。

通常采用的方法是_______保护和_______
保护，并用硬件来实现。

21、并行I/O接口______和串行I/O接口______是目前两个最具有权威性的标准接口技术。

22、微程序设计技术是利用________方法设计________的一门技术。

23、外围设备大体分为输入设备，输出设备，_________设备，_________设备，_________
设备五大类。

24、PCI总线采用_______仲裁方式，每一个PCI设备都有独立的总线请求和总线授权两条信号线与_______相连。

25、主存储器容量通常以KB表示，其中K=______；硬盘容量通常以GB表示，其中
G=______
三、名词解释题
26、全相联映象：
27、UART：
28、主机：
29、中断屏蔽：
四、简答题
30、简述CPU的主要功能。

31、计算机指令中一般包含哪些字段？各有什么作用？
32、叙述带有Cache存储器的计算机，其CPU读内存一次的工作过程。

33、什么是刷新存储器？其存储容量与什么因素有关？
五、计算题
34、设存储字长和指令字长均为24位，若指令系统可完成108种操作，且具有直接、一一次间接寻址、多次间接寻址、变址、基址、相对和立即这7种寻址方式，则可在保证最大范围内直接寻址的前提下，指令字中操作码占几位？寻址特征位占几位？可直接寻址的范围是多少？一次间接寻址的范围是多少？多次间接寻址的范围又是多少？
35、设有主频24MHz的CPU，平均每条指令的执行时间为两个机器周期，每个机器周期由两个时钟周期组成，试求：
1）机器的工作速度。

2）假如每个指令周期中有一个是访存周期，需插入两个时钟周期的等待时间，求机器的工作速度。

解：
36、假设一个32位的处理器配有16位的外部数据总线，时钟频率为50MHz，若总线传输的最短周期为4个时钟周期，试问处理器的最大数据传输率是多少？若想提高一倍数据传输率，可采用什么措施？
六、综合题
37、写出一个定点8位字长的二进制数在下列情况中所能表示的真值（数值）范围：1）不带符号数表示。

2）原码表示。

3）补码表示。

4）反码表示。

5）移码表示。

38、若某计算机有5级中断，中断响应优先级为1>2>3>4>5，而中断处理优先级
为1>4>5>2>3，要求：
1）设计各级中断服务程序的中断屏蔽位（假设1为屏蔽，0为开放）。

2）若在运行用户程序时，同时出现第2、4级中断请求，而在处理第2级中断过程中，又同时出现1、3、5级中断请求，试画出此时CPU运行过程示意图。

39、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。

试问：
1）流水线的操作周期应设计为多少？
2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），试分析第2条指令要推迟多少时间进行才不会出错？
3）如果在硬件设计上加以改进，至少需要推迟多少时间？
参考答案
一、选择题
1、B
2、A
3、A
4、C
5、C
6、C
7、C
8、C
9、B
10、D
11、D
12、C
13、A
14、A
15、C
二、填空题
16、二进制代码地址码
17、并行空间并行时间并行
18、符号位阶码尾数
19、资源数据控制
20、存储保护存储区域访问方式
21、SCSI IEEE1394
22、软件操作控制器
23、外存数据通信过程控制
24、集中式中央仲裁器
25、210 230
三、名词解释题
26、全相联映象：
cache的一种地址映象方式，一个主存块可映象到任何cache块。

27、UART：
通用异步接收器/发送器，一种典型的集成电路异步串行接口电路。

28、主机：
主机中包含了除输入输出设备以外的所有电路部件，是一个能够独立工作的系统。

29、中断屏蔽：
在处理中断时阻止其他中断的过程。

四、简答题
30、答：CPU主要有以下四方面的功能：
（1）指令控制：程序的顺序控制，称为指令控制。

（2）操作控制：CPU管理并产生由内存取出的每条指令的操作信号，把各种操作信号送
往相应部件，从而控制这些部件按指令的要求进行动作。

（3）时间控制：对各种操作实施时间上的控制，称为时间控制。

（4）数据加工：对数据进行算术运算和逻辑运算处理，完成数据的加工处理。

31、答：包含地址码和操作吗；操作码表示操作的类型；地址码一半表示操作数和操作结果的存储位置
32、解析：
1）CPU将内存地址加载到地址总线，并发出读信号。

2）Cache从地址总线截取内存地址，解析出该地址所在的内存块号。

3）查阅主存Cache地址映射变换机构，若该主存块已调入Cache，则为命中，进入4），否则，转入6）。

4）将对应的Cache块号与主存地址中的块内地址拼接，形成Cache地址，访问Cache存储体，同时阻断主存的读。

5）由Cache 读出的数据经数据总线送往CPU。

6）在不命中的情况下，维持主存的读，由主存读出的数据经数据总线送往CPU。

7）同时查阅Cache是否有剩余的空间允许新的块调入，如有，则转入9）。

8）启动Cache替换机构，留出一个Cache块位置。

9）“打通”直接调度通路，将该主存块调入Cache，并修改标记。

33、答：为了不断提供刷新图像的信号，必须把一顿图像信息存储在刷新存储器，也叫视频存储器。

其存储容量由图像灰度级决定。

分辨率越高，灰度级越多，刷新存储器容量越
大
五、计算题
34、解析：
1）由于此指令系统可完成108种操作，因此指令字中的操作码占7位（27=128）。

2）由于指令系统中有7种寻址方式，因此寻址特征位占3位。

3）由于地址码的位数为24-7-3=14位，因此直接寻址的范围为214。

4）由于存储字长为24位，因此一次间接寻址的范围为224。

5）由于多次间接寻址需要使用一位来标志是否间接寻址完毕，因此只有23位用做寻址，寻址范围为223。

35、1）主频为24MHz的意思是每秒中包含24M个时钟周期，又因为执行一条指令需要4
个时钟周期，故机器每秒可以执行的指令数为24M/4=6M条（600万条）。

2）插入两个时钟周期，即执行每条指令需要6个时钟周期，故机器每秒可以执行的指令数为24M/6=4M条，即400万条。

36、解析：根据时钟频率可计算出总线传输的最短传输周期为
T=4/（50MHz）=80×10-9s
对于总线宽度为16位的总线，最大数据传输率为
16bit/T=2B/（80×10-9s）=25MB/s
若想提高一倍数据传输率，可采用两种方式：
1）将总线宽度扩大为32bit，CPU时钟频率仍为50MHz，则数据传输率为
32bit/T-4B/（80×10-9s）=50MB/s
2）将时钟频率扩大为100MHz，总线宽度仍为16bit，根据时钟频率可计算
出总线传输的最短传输周期为
T=4/（100MHz）=40×10-9s
此时最大数据传输率为
16bit/T=2B/（40×10-9s）=50MB/s
六、综合题
37、解析：此题考查各种机器数的表示范围：
1）不带符号数表示范围：0~255。

2）原码表示：-127~+127。

3）补码表示：-128~+127。

4）反码表示：-127~+127。

5）移码表示：-128~+127。

38、解析：
1）中断屏蔽是用来改变中断处理优先级的，因此这里应该是使中断屏蔽位实现中断处理优先级为1>4>5>2>3。

也就是说，1级中断的处理优先级最高，说明1级中断对其他所有中断都屏蔽，其屏蔽字为全1：3级中断的处理优先级最低，所以除了3级中断本身之外，对其他中断全都开放，其屏蔽字为00100。

以此类推，得到所有各级中断的中断服务程序中设置的中断屏蔽字见下表。

2）CPU运行程序的执行过程如下图所示。

具体过程说明如下：在运行用户程序时，同时出现2、4级中断请求，因为用
户程序对所有中断都开放，所以，在中断响应优先级排队电路中，有2、4两级中
断进行排队判优，根据中断响应优先级2>4，因此先响应2级中断。

在CPU执行2
级中断服务程序过程中，首先保护现场、保护旧屏蔽字、设置新的屏蔽字01100，然后，在具体中断处理前先开中断。

一旦开中断，则马上响应4级中断，因为2级
中断屏蔽字中对4级中断的屏蔽位是0，即对4级中断是开放的。

在执行4级中断结
束后，回到2级中断服务程序执行：在具体处理2级中断过程中，同时发生了1、3、5级中断请求，因为2级中断对1、5级中断开放，对3级中断屏蔽，所以只有1和5
两级中断进行排队判优，根据中断响应优先级1>5，所以先响应1级中断。

因为1
级中断处理优先，级最高，所以在其处理过程中不会响应任何新的中断请求，直到
1级中断处理结束，然后返回2级中断：因为2级中断对5级中断开放，所以在2级中
断服务程序中执行一条指令后，义转去执行5级中断服务程序，执行完后回到2级中断，在2级中断服务程序执行过程中，虽然3级中断有请求，但是，因为2级中断对3级中断不开放，所以，3级中断一直得不到相应。

直到2级中断处理完回到用户程序，才能响应并处理3级中断。

39、解析：
1）流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑，所以T=100ns.
2）两条指令发生数据相关冲突的例子如下：
ADD R1，R2，R3（R2）+（R3）→R1
（将寄存器R2和R3的内容相加存储到寄存器RI）
SUB R4，R1，R5（R1）-（R5）→R4
（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4）
分析如下：首先这两条指令发生写后读（RAW）相关。

两条指令在流水线中的执行情况见表。

ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆
（R1）。

本来ADD指令应先写入R1，SUB指令后读R1，结果变成SUB指令先读R1.ADD指令后写R1，因而发生数据冲突。

如果硬件上不采取措施，则第2条指令SUB至少应该推迟两个时钟周期（2×100ns），即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错，见表。

3）如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）。

因为在ADD指令中，运算周期就已经将结果得到了，可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。