基于DC-OFDM的C-WPAN UWB物理层硬件实现

基于DC-OFDM的C-WPAN UWB物理层硬件实现
叶凡;刘亮;任俊彦
【摘要】文章实现了一种基于双栽波正交频分复用的超宽带物理层(射频前端以及基带处理器),适用于C-WPAN UWB标准.所实现的UWB物理层支持从53.2-480 Mbit/s的数据率,并且在CM1、CM2和CM4的多径衰落信道、加性高斯白噪声、载波频率偏差和采样频率偏差高达50 ppm的条件下达到8%的误包率.整个物理
层包括一个工作在频带组2的射频收发机、一个6 bit折叠内插结构的模数转换器、一个8 bit电流舵的数模转换器以及一个数字基带处理器.前端电路的制造采用
0.13μmCMOS工艺,数字基带处理器在Xilinx Vertex～5 FPGA平台上实现.
【期刊名称】《现代电信科技》
【年(卷),期】2010(000)009
【总页数】7页(P23-29)
【关键词】超宽带;双载波-正交频分复用;物理层;收发机
【作者】叶凡;刘亮;任俊彦
【作者单位】复旦大学专用集成电路国家重点实验室;复旦大学专用集成电路国家
重点实验室;复旦大学专用集成电路国家重点实验室
【正文语种】中文
2008年12月，中华人民共和国国家无线电管理委员会在4.2-4.8 GHz和6-9 GHz频带内将3 600 MHz带宽分配给免许可的商用超宽带通信设备使用。

这次的
频谱分配极大地促进了中国工业界和学术界的积极性。

2009年，中国无线个人局域网（C-WPAN）标准管理工作组起草了UWB中国国家标准。

C-WPAN标准采用了双载波正交频分复用（DC-OFDM）技术，将UWB频谱划分为12个子频带，每个子频带的带宽限制在264 MHz，每次DC-OFDM发射占用2个子频带。

我们实现的C-WPANUWB物理层收发机的soc解决方案利用6-9 GHz的频带，支持53.2-480 Mbit/s的传输数据率。

但是，高数据率、低功耗和低成本的需求
对设计提出了巨大的挑战。

为了满足这具有挑战性的设计目标，协同考虑系统结构和模块电路的设计显得十分重要。

为了满足数据吞吐率的要求，我们设计了一种并行流水线结构的数字基带，包括载波频偏（CFO）、采样频偏（SFO）、I/Q失配抑制电路、128点无乘法运算的FFT/IFFT处理器以及可配置的维特比解码器。

收
发机在发射端使用8 bit电流舵数字模拟转换器（DAC），在接收端使用6 bit模
拟数字转换器（ADC），并利用折叠内插技术实现能耗为1.75 pJ/转换步长。

射
频前端重点研究低功耗电流模式I/Q发射机、宽带低噪声放大器、自适应低通滤
波器和低成本综合器。

图1 DC-OFDM UWB物理层结构
1 物理层概述
图1展示了完整的DC-OFDMUWB物理层框图。

在发射端，数据流先经过卷积编码（CC），然后进行交织以提高在衰落噪声信道下的解码性能。

编码后的数据进
行QPSK/16-QAM星座映射、打孔、双载波调制与时/频域扩展以适应53.2-480 Mbit/s的数据速率。

128点的IFFT实现OFDM调制并将信号变换到时域，然后
插入零前缀和产生双载波以形成两路并行的DC-OFDM符号。

I路和Q路的信号
以528 Mbit/s的速率采样并送给8 bit DAC进行转换，然后经过5阶模拟滤波器和直接上变频后，由宽带功率放大器（PA）传递给天线发射出去。

双载波射频信
号根据预先选定的时频跳变码（TFC）在不同的频带间轮流发射。

在接收端，信号
处理的过程刚好相反。

从低噪声放大器（LNA）开始，其输出由I/Q两个混频器
直接进行下变频，然后经过5阶低通滤波器（LPF）进行滤波，再由6 bit折叠内
插式ADC以264 Mbit/s的速率采样并量化，从而得到I路和Q路的基带信号。

基带信号经过信号检测和帧同步之后，通过一个双载波消除器将并行信号转变为更快的串行信号，再经过FFT变换到频域。

频域的数据经过解交织、维特比解码器
解码，然后通过MAC和物理层层之间的接口输出。

为了克服载波频偏（CFO）、采样频偏（SFO）和 I/Q 失配这些非理想因素，数字基带处理器中还增加了相应
的数字校准电路。

本地晶振不仅为射频端的频率综合器提供参考时钟，也为数字基带和数据转换器提供工作时钟。

图2 射频收发机框图
2 射频收发机
图2显示了DC-OFDM的射频收发机结构，其射频前端频率覆盖范围为6-9 GHz。

射频前端包括2个发送机（即TX1和TX2）、2个接收机（即RX1和RX2）以及一个双载波频率综合器（FS）。

改变FS输出频率可以调整LO缓冲器的输出增益。

FS的输出频率受一个集成数字单元的控制，其控制命令由数字基带（DBB）经3
线DBB/RF控制接口给出。

为了有效地降低芯片面积，FS只集成了单个PLL。

另外，该FS还包括3个倍频器和2个SSB混频器以产生所需的8路载波。

这8路载波频谱范围为6 336-8 184 MHz，相邻载波频率间隔均为264 MHz[1]。

为满足DC-OFDMUWB的系统要求，该FS同时提供两组差分输入/输出射频LO信号（即f1和f2），并可以独立设置
每组LO信号的幅值和载波频率。

射频收发机的上/下变频器由4个输入/输出LO
缓冲器来驱动。

射频发送链路包括一个电流型输入/输出低通滤波器（LPF）、一个增益为4的电
流镜放大器、一个调制器和一个差分功率驱动放大器（PA）。

传统的电压型发送
机需要复杂的电压-电流（V2I）和电流-电压（I2V）转换单元，与之不同的是，本新型发送机利用电流型LPF将DAC的电流信号桥接到电流舵上变频器。

采用电流型LPF使得本设计中的发送机不需要V2I/I2V电路，并具有电路简单、功耗低和
线性度高等优点。

此外，电流型发送机对电流舵DAC的接口友好，非常适用于嵌入式应用的场合（如集成UWB片上系统）。

下面我们简要介绍射频发送机的信号流。

首先，电流舵DAC的输出电流经过电流型LPF滤波后直接传送给发送机，因采样而导致的镜像信号和因非线性而导致的
多余高频毛刺都将被LPF滤除。

其次，增益固定为4的电流镜放大器将电流信号
放大至一个合理的程度，并将电流信号从LPF输出端桥接至上变频器的开关处，
此上变频器将基带电流信号上变频并转换成射频信号。

最后，PA根据SRRC频谱调整射频信号的功率，信号经过片外带通滤波器（BPF）处理后从天线发送出去。

我们利用直接下变频结构来实现一个低复杂度/功耗的射频接收机。

如图2所示，该全差分接收机链路包
括LNA、输入/输出变频器、LPF和带有输出缓冲的VGA。

被接收的弱射频信号首先经片外滤波器滤波，以缓解接收机对线性度的要求。

然后，信号经过放大和下变频变换到基带频率上。

在480 Mbit/s速率下，接收机灵敏度为-70.4 dBm，为满足随后ADC模块的要求，射频接收机的差分输出信号峰-峰值约为600 mV（50
Ω 系统中为 0 dBm）。

根据链路估计分析，噪声系数应该优化至5 dB。

为满足这一具有挑战性的要求，
我们利用一种电阻型分流反馈技术[2]来实现一个低噪声的宽带LNA。

该反馈以噪声系数降低为代价，极大地提高了输入信号的匹配度，但噪声系数仍然小于7 dB。

全差分的LNA提供50 Ω输入阻抗以匹配片外天线。

为保证低电压源下的高线性度，我们设计了一个折叠积分型下变频器。

该下变频器基于吉尔伯特单元（Gilbert-cell），并提供一个5/10 dB可调增益。

为抑制严重的带外干扰，我们
在变频器后植入一个5阶切比雪夫（Chebyshev）带宽选择gm-c LPF。

此外，VGA提供6-18 db、步长为2 db的可配置增益。

3 数据转换器
3.1 折叠内插ADC
图3 ADC简图
对于嵌入式可携带器件中的高采样频率、低功耗、低开销DC-OFDMUWB物理层而言，ADC起着至关重要的作用。

根据定点系统模拟，我们采用6 bit精度的ADC。

一般而言，高速的应用环境中应采用flash ADC。

但是，其硬件开销随着精度的提高而指数式增长，其功耗在低功耗应用中也不可接受。

因此，我们提出一种新的折叠内插ADC[3]。

它不但具有与flash ADC相近的运行速度，而且通过减少比较器和前置放大器的数量极大地降低了电路复杂度和功耗。

图3表示了所述的折叠内插ADC，它包括一个采样保持模块（T/H）、一个梯度参考模块、前置放大器、折叠放大器、有源内插放大器、比较器和数字处理模块。

我们把ADC分成两个部分，粗子ADC用以处理高3 bit，细子ADC用以处理低3 bit。

降低电源电压是设计低功耗ADC最有效的技术。

为解决低电压导致的低增益和输入线性范围过小等问题，我们在内插电路中采用一种输入连接改进型有源内插放大器。

如图4所示，信号vA+/vB-和vB+/vA-分别连接至差分对 I和 II，vA+/vA-和vB+/vB-为相邻折叠放大器的差分输出信号。

这种有源内插放大器不仅为信号提供电压增益，而且提高信号线性度。

两个差分对的差分电压相同，并且始终小于vA+和vA-，vB+和vB-间的电压差。

放大器的输入端不会存在大差分信号，因此所提出的输入连接改进型有源内插放大器具有很好的线性度。

图4 输入连接改进型有源内插放大器
3.2 电流舵DAC
图5 DAC简图
图5 表示8位DAC的结构简图。

为了在不损失转换准确性的同时获得超高的转换速率，我们选择电流舵（CS）结构[4]。

CS DAC利用CMOS晶体管代替梯度电阻网络产生单位电流，因此其速度比传统的电阻DAC快很多。

另外，基于CMOS
晶体管的单位电流源不受寄生电容不匹配的影响。

利用这一特性，CS DAC在不同制造工艺下仍然提供较高的精度。

在芯片面积和功耗受编码方式影响很大的电流型DAC中，源阵列是硬件复杂度/
功耗最高的模块之一。

为了设计低功耗DAC，我们提出了一种分段编码的方法，
其结合了二进制编码和热度计编码的优点。

分段编码采用单位电流的和来表示高码位（b8-b3），以解决线性度和电涌问题，而对于受电涌影响小的低码位（b2-b1）则采用简单的二进制权重的电流和来表示。

为了减少量化噪声并抑制镜像信号，所设计的DAC以2倍采样频率工作。

在
DAC输入端，我们还添加了一个11阶线性相位2倍内插滤波器以降低模拟重构
滤波器的高复杂度。

4 数字基带
图6 4路延迟反馈FFT结构图
在数字基带中，除了双载波发生器/消除器以外，所有的信号处理模块（时域的收
发机、频域的接收机、IFFT/FFT处理器和数字校准电路）均工作在132 MHz。

这个时钟频率不仅充分利用了0.13 μm COMS工艺的速度优势，并且是数据吞吐率和硬件开销的最佳折中。

如果以264 MHz为主时钟，则总共需要4级并行结构才能满足C-WPAN物理层的480 Mbit/s的吞吐率要求。

通过调整并行级数和有效/无效信号的比例，DBB支持C-WPAN标准中的八种数据吞吐率（53.2-480 Mbit/s）。

DBB通过C-WPAN MAC/物理层接口与媒体访问控制（MAC）层通信，此MAC-物理层的接口模块工作在66 MHz。

DBB通过一个内部接口和RF收发机进行通信。

除了普通的数据传输，一些其他功能也通过DBB/RF接口传递，
包括自动增益控制（AGC）、调频和RF寄存器控制。

FFT/IFFT处理器是OFDM系统的关键模块。

如图1所示，DBB的发射机和接收
机以时分复用的方式共用一个FFT/IFFT处理器。

128点的FFT采用低计算复杂度的8×8×2混合基算法来实现。

为了满足DC-OFDMUWB对吞吐率的要求，我们设计了一个4路延迟反馈（FPDF）的结构（如图6所示）[5]。

FPDF FFT/IFFT由7级结构构成，每一级包括一个寄存器组和2输入的蝶形运算单元（BU2）。

四路自然顺序的数据流经过FFT/IFFT处理器达到409.6 Mbit/s的吞吐率。

每一级的
寄存器组以时分复用的方式存储前一级的输入和BU2的减法输出（图6中的），因此达到100%的利用率。

在最后一级的蝶形运算后，数据被转换为自然顺序输出。

图7 折叠滑动维特比译码器结构图
由于硬件复杂度低，维特比算法是解码卷积编码的最佳选择。

为了兼容不同的码率和吞吐率，我们采用折叠滑动模块的维特比译码器（VD）实现。

VD包括4个前
向处理单元（PE）、4个后向处理单元、加法比较单元（AC）以及软信息存储单元。

为了实现PE单元的复用，可配置的VD（如图7所示）能够灵活有效地利用
硬件资源实现对各种速率吞吐率的兼容。

当高吞吐率（320-480 Mbit/s）模式时，所有的PE全开解码4路平行数据。

当中速（106.4-200 Mbit/s）时，PE4和PE5关闭。

为了确保纠错能力，同步模块长度保持28。

PE3和PE6的输出直接连入
AC以输出回溯过程的开始状态。

当低速（53.2-80 Mbit/s）时，后向 PE（PE5-PE8）关闭以节约功耗。

同时，PE3可配置为同步模块的一部分将同步模块的长度扩展到42，从而确保PLCP头部解码的可信度。

OFDM系统对频率选择性衰落有很强的鲁棒性，但同时也对模拟前端的不匹配非
常敏感，比如CFO、SFO和I/Q失配。

为了避免昂贵和复杂的模拟电路设计，我
们在数字基带中加入数字校准电路[6]。

数字校准器利用PLCP前导符序列来克服
这些前端失配。

CFO和SFO的估计在频域进行，这对依赖频率的I/Q失配有很强
的鲁棒性。

然后，对频偏进行部分补偿并进行I/Q失配和信道响应的联合估计。

由I/Q失配引起的干扰可用作多样性信息以改进系统性能。

最后，利用OFDM导频跟踪残余相位偏转。

图8 设计的DC-OFDM物理层误包率
5 系统评估
DC-OFDMUWB物理层的性能通过定点仿真进行评估。

在信道的影响中，我们考虑了加性高斯白噪声、CFO、SFO、I/Q失配以及多径衰减。

三种信道模型（包括CM1、CM2和CM3）分别用于480 Mbit/s、106.4 Mbit/s和53.2 Mbit/s三种典型数据率的仿真，在每种信道模型中，我们选择了90%最好的信道传送1 000个数据包，每个数据包的长度为1 024字节。

CFO和SFO设定为50 ppm。

对于I/Q失配，增益和相位误差分别设为1 dB和10 deg。

如图8所示，在设定的严重的前端缺陷下，DC-OFDM物理层能够很好地补偿所有的非理想效应，并获得了近似理想情况的误包率。

图9 射频收发机测试结果
图10 数据转换器测试结果
上述的模拟前端电路（包括RF transceiver、ADC和DAC）采用CMOS 0.13 μm工艺制造，射频发射芯片面积为1.2×1.3 mm2，采用COB封装，并用Agilent RF network analyzer进行测试。

图9显示了测试输出1 dB压缩点
（O1dBCP）和OIP3对LO频率的结果，O1dBCP和OIP3在8.172 GHz处LO 分别是+1 dBm和9.8 dBm，验证了RF发送机的高线性度。

整个的RF接收机硅片面积（die plus pad）是2.2 mm2。

图9显示了在最大增益模式下接收机的噪声系数（NF）。

接收机的噪声系数在 6 GHzh和9.5 GHz时分别为3.2 dB和4.2 dB，这表明接收机的灵敏度分别在-86.4 dBm和-85.4 dBm左右。

设计的8位DAC在528 MS/s的采样率下可以达到55 dB SFDR（见图10），核
心模块仅消耗10 mW的功耗。

6位ADC的芯片面积为0.17 mm2，在1.4 V电源下功耗仅为25 mW。

图10显示了折叠内插的ADC在500 Mbit/s的采样率下测得的SNDR和SFDR对模拟输入频率的结果。

6 结语
本文介绍了一个完整的C-WPAN DC-OFDM UWB物理层的实现。

本物理层能够工作在6-9 GHz的频带组2，并通过仿真和芯片测试进行评估。

我们下一步的工作目标是在0.13 μmCOMS工艺下完全集成C-WPAN物理层。

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