EDA设计技术第2章 可编程逻辑器件

2.5.5.2 简单双端方式存储器
简单双端存储器可以同时对不同地址单元进行
读写操作，，对同一地址同时进行读写操作， 结果可能是未知数据或前一次写入的数据。 若不考虑同时读写同一地址单元的结果，可通 过与QUATUS II同类的Megawizard插件管理器将 该情况下的输出结果设定为“Don’t Care”或 “Old Data”。
专门向用户提供的EEPROM型非易失性信息存 储器 UFM经逻辑互联与逻辑阵列连接在一起，而且 可与逻辑单元接口，其接口的总线宽度最多到 16位512字节 UFM分为UFM0和UFM1两个扇区使用、共 8192位的存储空间 实现编程、数据擦除、自动增量寻址、可编程 接口、内部时钟等功能2.4.4 输入输出口
2.5.4高速差分接口
FPGA的高速差分接口支持LVDS、BLVDS、RSDS、
PPDS等多种高速I/O标准，利用高速串行接口（ HSSI）的输入参考时钟和差分端口，发送或接 收数据。 LVDS I/O标准的最大差输出电压可达600mV，根 据不同的频率范围，输入电压范围可低至 1.0V_1.6V，0.5V_1.85V或0V_1.8V。
CPLD提供了丰富的器件资源和功能，特别是输
入输出口的端口数目、访问与控制方式 CPLD的IO口支持LVTTL、LVCMOS标准 可以在1.5V、1.8V、2.5V和3.3V等多电压内核 下工作 利用集成开发软件进行可编程控制端口的驱动 强度、转换速率、输入延时，可配臵弱上拉电 阻、三态缓冲、开路集输出、施密特触发器输 入
时钟选择和时钟控制块
锁相环逻辑PLL由时钟输入、时钟切换逻辑、分
频计数器、锁定控制电路、相位比较器、滤波 器、压控振荡器、多路开关、范围检测电路、 延时补偿等组成。 PLL分为两种：通用PLL和多用途PLL，通用PLL 主要用于FPGA的外设或接口时钟，多用途PLL用 于收发器时钟。
多用途锁相环逻辑PLL结构
接连通或经过触发器锁存两种方式，前者主要 是为了满足输入输出口高速连通性能的需要
FPGA的输入输出口
2.5.3时钟网络和锁相环逻辑块
FPGA的时钟网络由数目不等的时钟CLK、时钟选
择开关MUX、锁相环逻辑PLL、时钟控制块等组 成。每个锁相环逻辑模块生成五路时钟信号， 经多路开关和时钟控制块，输出全局时钟。
2.3 通用逻辑阵 列器件GAL
2.4 CPLD结构
CPLD由行列式二维结构组成： 逻辑阵列块 逻辑互联
输入输出
全局时钟网络单元 用户闪存存储块
每个逻辑阵列块LAB包含10 个逻辑单元LE，逻辑单元是 实现用户逻辑功能的最小单 位，CPLD的规模按照逻辑 单元的数目来评价。逻辑互 联为逻辑阵列块之间提供快 速颗粒的时间延时和逻辑互 联；CPLD四周分布的输入 输出单元与行列式逻辑阵列 块连接，同时将输入输出引 脚反馈到输入输出单元。 CPLD还提供驱动整个器件 所有资源的全局时钟网络， 用于存储用户数据的用户闪 存存储器块UFM。
块内的10个逻辑单元 控制信号包括两个时钟信号、时钟使能信号、 异步清零信号，一个同步清零信号、异步加载/ 预臵信号、同步加载信号和加法/减法控制信号
2.4.2 逻辑单元
逻辑单元LE是CPLD逻辑器件实现逻辑功能的最小单位
2.4.3 用户Flash存储器块
用户Flash存储器块UFM是某些CPLD自带的、
2.5.1嵌入式乘法器
为了在FPGA上实现DSP处理系统的低功耗、低
价格和高性能要求，很多FPGA都嵌入规模不等 的乘法器 每个乘法器的位数是可编程的 可选择并配臵为18x18或9x9乘法器 将乘法器进行级联
嵌入式乘法器
2.5.2 输入输出口
与CPLD不同的是，FPGA的输入输出口可选择直
FPGA的LVDS接口电路结构
FPGA的BLVDS接口电路结构
2.5.5 存储器块
FPGA以9K位每块或144K位每块构成不同规模的
嵌入式存储器块，便于用户以寻址方式访问片 上存储器 可将存储器配臵为RAM、ROM、移位寄存器、 FIFO等不同类型存储器， 可选择单端方式存储器、简单双端方式存储器 、纯双端方式存储器、移位寄存器、ROM和FIFO
2.4.1 逻辑阵列块 每个逻辑阵列块由10个逻辑单元、逻辑单 元进位链、逻辑阵列块控制信号、本地互 联、查找表链、寄存器链组成。 本地互联负责LAB内各逻辑单元的信号传 输 查找表链、寄存器链各自负责本逻辑阵列 块内逻辑单元查找表的输出与邻近逻辑单 元之间的快速传输
逻辑阵列块
每个逻辑阵列块通过控制信号独立地驱动阵列
第2章 可编程逻辑器件
EDA设计技术
基本结构
基本结构均包含必不可少的逻辑单元、逻 辑阵列块、用户存储器块、输入输出口、时 钟网络、配臵或编程接口等结构块。
2.1 可编程逻辑阵列PLA
2.2 可编程阵列 逻辑器件PLD
共有16个输入端（即I1~I10和 IO2~IO7）、8个输出端O1、 IO2~IO7和O8，PAL16L8、 PAL20L8即PLD的典型结构。 PAL16L8的输出口都增加了一个带 控制端的三态反相器门：当控制端 为0时，三态门处于高阻状态，O1 和O8被封锁，IO2~IO7只能作为输 入端使用，此时PAL16L8有16个输 入口，两个输出口；当控制端为1 时，使能三态门，经反相器至双向 口IO2~IO7，此时PAL16L8有16个 输入口、8个输出口。
2.5.5.1 单端存储器
单端存储器不能同时对同一地址单元进行读写
操作。 在写操作的同时，若读使能信号rden有效，存 储器的输出可能是新写入的数据，也可能是过 去写入的数据被当前寻址的结果； 在写操作的同时，若读使能信号rden无效，则 读出的数据是前一次写入的数据。
单端存储器的框图及其时序
遵循JTAG协议对 CPLD进行编程或边 界扫描测试 CPLD增加了快速 输出口，以大幅 度减少输出延时 和传输延时而不 需要使能信号或 输入信号
2.5 FPGA结构
FPGA的器件内核由逻辑阵列块、M4K/M9K/M144K
存储器块、时钟网络、锁相环、输入输出块、 配臵接口等组成 逻辑单元采用4输入口的查找表结构，各结构块 与CPLD基本相同（1个FPGA逻辑阵列块含16 个逻辑单元）