8-3选择器的设计
8数据选择器和数据分配器
数字电路-08数据选择器和数据分配器应用实验一． 实验目的1. 了解变量译码器和数据选择器的逻辑功能和具体应用。
2. 熟悉中规模组合逻辑器件功能的测试和设计方法。
二． 实验原理（1）变量译码器变量译码器有n 个输入，2n个输出，每个输出唯一地对应一组输入构成的二进制 码，当且仅当输入组合为该码时，输出呈有效电平。
中规模TTL 集成译码器有74LS139（双2输入、4输出）、74LS138（3输入、8输出）和74LS154（4输入、16输出），输出均为低电平有效，并具有低电平有效的使能控制端S —-。
变量译码器除在数字系统中起二进制译码作用外，还可实现组合逻辑函数、数据分配等功能。
74LS139的引脚图如图8-1（a ）所示，片上有两个独立的2线-4线译码器，各 输出逻辑表达式为：Y ——0 =01A A S ⋅⋅、Y ——1 = 01A A S ⋅⋅、Y ——2 =01A A S ⋅⋅、Y ——3 = 01A A S ⋅⋅显然，当使能S —-为有效电平“0”时，如果译码器A 1，A 0输入的是逻辑函数的输入变量A ，B ，则Y ——i 代表了A ，B 构成的最小项m i 的反函数（最大项）。
所以，2线-4线通用译码器可附加与非门（与门）实现用标准与-或（标准或-与）表达式表示的二变量组合逻辑函数。
同理，n 线-2n 线通用译码器可实现n 变量的组合逻辑函数。
如果把译码器的使能端S 作为数据输入端，则可实现数据分配功能。
被分配的串行数字信号D i 从S 输入，当A 1，A 0为不同的二进制码时，D i 信号被分配到译码器对应的输出端Y ——i 。
比如A1A0为“11”时， D i 信号被分配到Y ——3，此时Y ——0～Y ——2输出均为高电平。
（a ） （b ） （c ）图8-1 器件引脚排列（2）数据选择器数据选择器有n 位控制信号，2n 个数据输入。
每组控制码能够选择唯一的一个数据输出，类似由控制码切换的多选一开关。
8-3 蒸汽压力的自动控制
2.燃烧的比例控制——属汽压定值控制 组成：压力比例调节器+电动比例操作器 ①压力比例调节器 ◆原理：力矩平衡原理 ◆作用：将汽压信号成比例地转换成电压信号（UA） ◆给定值调整：扭动调整螺钉，改变弹簧预紧力。 给定值调整范围：0.051∽0MPa 一般辅锅汽压范围：0.6∽0.7Mpa。 ◆比例作用强弱的调整 即ΔP汽相同时， ΔUA的大小（成比例） 比例范围：发讯指针从电位器最左边（Pinm）对最 右 边（Pmax）时，P汽的变化范围。 调整方法：改变测量电位器的倾角 水平时，PB最大——比例作用最弱 倾斜时，PB下降——比例作用上升
2．蒸汽压力自动控制系统的组成及工作原理
由两个控制回路组成
①根据蒸汽压力偏差值经PI作用的蒸汽压力调节器（称主调 节器）来控制燃油调节阀开度，即改变向炉膛的喷油量。
②根据喷油量按最佳风油比控制向炉膛的送风量的控制回路。
送风量大小以风道与炉内压差来表示，即送风量为 PB 与喷油量F0之间有一定的关系 PB∝F02 油量变送器的输出气压——代表喷油量； 函数发生器的输出气压——代表一定喷油量下最佳空 气量 函数发生器的输出为下列两路信号之一： ①函数发生器的输出 ②函数发生器的输出+微分控制器的输出。 当负荷突然增加时，主调节器输出突增 ——微分控 制器有一阶跃输出→高压选择阀输出该信号作为风压 控制回路的新给定值，使风门档板提前开大→防止短 时间内出现油多气少现象。以后微分输出逐渐消失， 最后风压Байду номын сангаас定值为函数发生器的输出值。 当负荷突减，由于Pi大大降低，Pg=Ph→风门档板不 会短时间内关小。
燃烧比例控制系统工作原理图
②电动比例操作器（执行机构）
P 汽 =Pg 时， R4•R1=R2•R3，UA=UB→放大器输出 0 ，两可控硅
8选1数据选择器74LS151
8选1数据选择器74LS1518选1数据选择器74L S15 174LS151为互补输出的8选1数据选择器，引脚排列如图所⽰，功能见表。
?选择控制端（地址端）为C～A，按⼆进制译码，从8个输⼊数据D0～D7中，选择⼀个需要的数据送到输出端Y，G为使能端，低电平有效。
（1）使能端G＝1时，不论C～A状态如何，均⽆输出（Y＝0，W＝1），多路开关被禁⽌。
838电⼦（2）使能端G＝0时，多路开关正常⼯作，根据地址码C、B、A的状态选择D0～D7中某⼀个通道的数据输送到输出端Y。
如：CBA＝000，则选择D0数据到输出端，即Y＝D0。
新艺图库如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。
⼯作原理ab126计算公式⼤全74LS151功能表:在数字系统中，往往要求将并⾏输出的数据转换成串⾏输出，⽤数据选择器很容易完成这种转换。
例如将四位的并⾏数据送到四选⼀数据选择器的数据端上，然后在A1，A0地址输⼊端周期性顺序给出00 01 10 11,则在输出端将输出串⾏数据，不断重复。
数据选择器除了能从多路数据中选择输出信号外，还可以实现并⾏数据到串⾏数据的转换，作函数发⽣器等。
1.逻辑特性(1) 逻辑功能：从多路输⼊中选中某⼀路送⾄输出端，输出对输⼊的选择受选择控制量控制。
通常，对于⼀个具有2n路输⼊和⼀路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中⼀路输⼊送⾄输出。
(2) 构成思想: 多路选择器的构成思想相当于⼀个单⼑多掷开关，即数据选择器的原理o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。
选择控制端（地址端）为A2～A0，按⼆进制译码，从8个输⼊数据D0～D7中，选择⼀个需要的数据送到输出端Q，为使能端，低电平有效。
图? 74LS151引脚排列使能端＝1时，不论A2～A0状态如何，均⽆输出（Q＝0，＝1），多路开关被禁⽌。
1）使能端＝0时，多路开关正常⼯作，根据地址码A2、A1、A0的状态选择D0～D7中某⼀个通道的数据输送到输出端Q。
8选1选择器设计实验报告csdn
8选1选择器设计实验报告csdn一、设计思路：1.定义选择器语法：在CSS中，选择器以字符"，"开头，后面跟着具体的属性名和属性值，用于选择具有指定属性值的元素。
2.解析选择器：通过正则表达式提取出属性名和属性值，用于后续的元素选择。
3.选择元素：遍历文档中的所有元素，对每个元素检查其属性是否满足选择器定义的条件。
如果满足条件，则将该元素添加到结果中。
4.应用选择器样式：将选择器定义的样式应用到满足条件的元素上，改变其外观效果。
二、设计实现：1.定义选择器：```css属性名=属性值```2.解析选择器：```javascriptfunction parseSelector(selector)var rege某 = /^\，(\w+)=([\w-]+)/;var match = selector.match(rege某);if (match)returnattr: match[1],value: match[2]};}return null;```3.选择元素：```javascriptfunction selectElements(selector)var elements = document.getElementsByTagName("某");var result = [];var parsedSelector = parseSelector(selector);if (parsedSelector)for (var i = 0; i < elements.length; i++)if (elements[i].getAttribute(parsedSelector.attr) === parsedSelector.value)result.push(elements[i]);}}}return result;```4.应用选择器样式：```javascriptfunction applyStyles(elements, styles)for (var i = 0; i < elements.length; i++)for (var property in styles)elements[i].style[property] = styles[property];}}```三、实验结果：通过将8选1选择器应用到实际开发中的案例中，得出以下测试结果：1.在一个包含多个元素的页面中，选择器能够正确选择具有指定属性值的元素，并将样式应用到这些元素上。
74ls138功能介绍
74ls138功能介绍
74LS138是一个3-8位多路编码器，中文称作3-8位多路选择器，它是一种典型的电路集成设备，也就是集成电路，是美国贝尔实验室公司以Schottky技术设计生产的一款常用的低功耗数字电路。
74LS138用途多样，最常见的应用是用来做地址选择，或条件选择等功能的手段。
它的基本结构和功能有助于解决电子设备中比较复杂的运算路径问题。
74LS138由一个核心和两个要素组成，它有三个数据输入端：A0、A1、A2分别对应选择信号，不同的选择信号可以控制多个数据输出端Y0-Y7，有八位输出，每个输出都有一个单独的输出端。
74LS138剩余两个输入端有什么功能呢？它们是入端和修正端，输入端遵守电平小布局七段码规则，输入端可控制单路和多路输出，就是说一个输入端的电平可以引导8个输出端的电平，控制不同的输出端的电平，这样可以给数据结构赋值；而修正端CN1让其入端能够选择不同的某一个输出端，加快这8个输出端的工作速度。
74LS138可以用在许多应用场合中，它可以将3位二进制编码信号转换为8组不同的分离控制信号，对比较复杂的多路信号控制有非常好的用途，在数据处理中它也起着至关重要的作用，常常和过程计算机一起使用来负责程序的加载、编辑等工作。
总的来说，74LS138是一块非常有用的集成电路，它可以将一个三位二进制信号转换成八路不同的控制信号，同时具有非常优良的特性，它的功耗极低，运算特性也极好，作为一款常用的基础电路，被普遍应用于各类计算机、测控、汽车、村村电路等设备中。
quartus(4选1和编码器)
课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx一、预习报告1、实验目的1、设计并实现4选1选择器2、设计并实现一个8线-3线优先编码器2、实验内容与实验步骤1、启动QuartusⅡ建立一个空白工程，然后命名；2、新建VHDL源程序文件并命名，输入程序代码并保存，进行综合编译，若在过程中发现错误，则找出并更正错误，直至编译成功为止；3、新建仿真文件，对各模块设计进行仿真，验证设计结果；4、选择目标器件，将未使用的管脚设置为三态输入；5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
3、实验环境计算机（装有QuartusⅡ软件）二、实验报告1、实验数据处理4选1数据选择器（1）程序输入课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （2）RTL图（3）功能仿真（4）时序仿真课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （5）引脚分配8线-3线优先编码器（6）程序输入课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx （7）RTL图（8）功能仿真（9）时序仿真课程名称: FPGA原理实验实验名称:选择与编码器姓名: xxx 学号:xxx（10）引脚分配2、实验结论成功实现了4选1数据选择器和8线-3线优先编码器的逻辑功能。
3、实验体会和建议通过本次实验，学会了选择器和编码器的程序，加深了when-else语句和if语句的使用，对选择器和编码器的原理与逻辑功能有了进一步的了解。
8路数据选择器、16位奇偶检验器的设计
课程设计报告（理工类）课程名称： EDA技术专业班级：电子科学与技术102 学生学号： ********* 学生姓名：江杰所属院部：物电学院指导教师：顾涵20 12 ——20 13 学年第 1 学期设计项目名称：8位数据选择器与16位奇偶校验器设计同组学生姓名：张海军、贺旌、蒋宁洲实验地点：力行楼203 设计成绩：批改教师：批改时间：一、设计目的和要求1.课程设计目的本实验课程的目的，旨在通过上机实验自己进行EDA设计，使学生加深理解EDA技术的基本方法，帮助和培养学生建立利用原理图和硬件描述语言进行电路设计的基本方法和利用EDA工具软件（MAX+plusⅡ）设计简单数字电子系统的能力，为以后从事有关数字电子系统方面的设计和研究开发工作打下基础。
2.课程设计的基本要求1、通过课程设计使学生能熟练掌握一种EDA软件（MAXPLUS2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。
2、通过课程设计使学生能利用EDA软件（MAXPLUS2）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择），设计输入可采用图形输入法或AHDL硬件描述语言输入法。
3、通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。
4、通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。
3.课程设计类型EDA技术VHDL程序设计二、仪器和设备计算机，MAX+plusⅡ软件三、设计过程1.设计内容和要求a）.设计一个八选一数据选择器，同时每一个输入端口又由3个二进制位组成，输出端口是从前八个端口选择一个由3个二进制位组成的端口。
b）.设计一个16位奇偶校验器，对输入的信号进行统计奇数或者偶数的数量。
将其奇偶校验的结果输出，若为奇数个 1 输出为高电平；若为偶数个1输出为低电平2.设计方法和开发步骤a).方法：查阅相关资料，找到对于一个四选一数据选择器和8位奇偶校验器的介绍，运用类比的方法写出设计所需要的程序。
3组合逻辑电路习题解答
-.自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为 010 。
4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比拟器，输入信号为两个要比拟的一位二进制数，用A 、B 表示，输出信号为比拟结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，那么Y (A ＞B )的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路构造 × 。
〔√，× 〕 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未到达最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着一样的根本电路构造形式。
0803数字电子技术实验指导书
目录基本实验实验一集成逻辑门的逻辑功能测试（第一次） (02)实验五触发器的逻辑功能与应用（第四次） (20)设计性实验实验二译码器应用设计（第二次） (05)实验三组合逻辑电路的设计（仿真，课后完成） (11)实验四数据选择器的设计（第三次） (14)实验六移位寄存器的设计（第五次） (27)实验七计数器应用设计（第六次） (33)实验九555时基电路及其应用（仿真，课后完成） (40)综合性实验实验八设计24时制数字电子钟（参考，仿真） (47)说明：实物实验按照上面黑体标注及顺序完成。
实验一集成逻辑门的逻辑功能测试一、实验目的1、掌握集成电路的逻辑功能测试方法2、掌握器件的使用规则3、进一步熟悉数字电路实验装置的结构，基本功能和使用方法二、实验设备与器件1、+5V直流电源2、逻辑电平开关3、逻辑电平显示器4、74LSXX×1、CD40XX×1三、实验原理本实验采用：（1）双-四输入门电路74LSXX，即在一块集成块内含有2个互相独立的逻辑门，每个逻辑门有四个输入端。
其引脚排列如图1－1(74LSXX)所示。
（2）四-二输入门电路CD40XX，即在一块集成块内含有4个互相独立的逻辑门，每个逻辑门有2个输入端。
其引脚排列如图1－1(CD40XX)所示。
图1－1 74LSXX及CD40XX的引脚排列1、74LSXX的逻辑功能74LSXX的逻辑功能是：输出端1Y对应输入端是1A、1B、1C、1D；输出端2Y对应输入端是2A、2B、2C、2D；NC端为空。
2、CD40XX的逻辑功能CD40XX的逻辑功能是：输出端O1对应输入端是I1、I2；输出端O2对应输入端是I3、I4；输出端O3对应输入端是I5、I6；输出端O4对应输入端是I7、I8。
四、实验内容1、在合适的位置选取一个14P插座，按定位标记插好74LSXX集成块。
参照图1－1（A）接线：VCC接+5V电源，GND接电源地，门的四个输入端接逻辑开关输出插口，以提供“0”与“1”电平信号，开关向上，输出逻辑“1”，向下为逻辑“0”。
八选一数据选择器
图4-4五输入与门的输出SPICE文件
图4-6五输入与门仿真示意图
从电路图可知，该五输入与门有五个输入端，S，A，B，C，D。电路仿真图中可知，当S，A，B，C，D都为1时，输出Y才为1。当S，A，B，C，D之中至少有一个为0时，输出Y为0。由仿真图可知该功能是正确的。
图4-7五输入与门LVS对比
4.2八输入或门的设计
版图设计在大学阶段课程教学使用软件为Tanner该软件有L-Edit、S-Edit、T-Spice、W-Edit和LVS组成。
Tanner集成电路设计软件是由Tanner Research公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。
图3.103位二进制(8线-3线)编码器的框图
1 1 0 1 1 1 1 1 1 1 0 010 1
1 0 1 1 1 1 1 1 1 1 0 001 1
0 1 1 1 1 1 1 1 1 1 0 000 1
该编码器为输入低电平有效
优先编码器74LS148的功能表和逻辑符号
8线－3线优先编码器74LS148的逻辑图和功能表
返回
图3.3.5 二－十进制优先编码器74LS147
0 0 0 0 10 0 0 1 0 0
0 0 0 0 01 0 0 1 0 1
0 0 0 0 00 1 0 1 1 0
0 0 0 0 00 0 1 1 1 1
图3.11 3位二进制编码器
返回
键盘输入8421BCD码编码器（分析）
VCC 1kΩ×10
S0 0
S1 1
S2 2
S3 3
S4 4
S5 5
图3.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
作业：
• 任选一标准逻辑器件（74系列或4000系列 均可）；
• 查数据手册（datasheet）； • 描述其功能和主要参数； • 用该器件完成一简单设计，并对电路的正
确性进行仿真验证； • 参考网站：
的逻辑图
返回
用两片74LS148接成的16线－4线优先编码器
该编码器为输入低电平有效
返回输Leabharlann 高电平有效双4选1数据选择器74LS153
功能表
输入
使能
地址
S
A1 A0
1 ××
000
001
010
011
输出
Y 0
D0 D1 D2 D3
图3.3.20 双4选1数据选择器74LS153
8位可控加减法电路设计
8位可控加减法电路设计电路设计是电子学的核心内容之一，也是实际应用中最为常见的任务之一、在这个任务中，我们需要设计一个8位可控加减法电路。
这个电路可以实现8位数的加法和减法运算，并且可以根据输入的控制信号来选择是进行加法还是减法运算。
在我们的电路设计中，我们将使用逻辑门和触发器来实现这个功能。
首先，我们需要一个8位的加法器和一个8位的减法器，这样才能实现加法和减法运算。
我们可以使用全加器来设计8位的加法器，该全加器可以用逻辑门和触发器来实现。
接下来，我们需要一个8位的选择器，该选择器可以根据输入的控制信号来选择是进行加法还是减法运算。
最后，我们需要一个8位的寄存器，该寄存器可以保存加法或减法运算的结果。
下面是我们的电路设计的详细步骤：1.首先，我们需要实现一个全加器。
全加器的输入包括两位的输入数和一个进位。
全加器的输出包括一个和位和一个进位。
我们可以使用逻辑门和触发器来实现全加器。
具体实现方法可以参考全加器的电路原理图。
2.然后，我们需要把8个全加器连接在一起，形成一个8位的加法器。
将输入的两个8位数和一个进位信号分别连接到每个全加器的输入端，将每个全加器的和位依次连接到寄存器中，将每个全加器的进位依次连接到下一个全加器的进位输入端，最后一个全加器的进位输出端不需要连接。
3.接下来，我们需要实现一个8位的减法器。
减法器的输入包括两个8位的输入数和一个借位。
减法器的输出是一个差位和一个借位。
我们可以使用逻辑门和触发器来实现减法器。
具体实现方法可以参考减法器的电路原理图。
4.然后，我们需要把8个减法器连接在一起，形成一个8位的减法器。
将输入的两个8位数和一个借位信号分别连接到每个减法器的输入端，将每个减法器的差位依次连接到寄存器中，将每个减法器的借位依次连接到下一个减法器的借位输入端，最后一个减法器的借位输出端不需要连接。
5.最后，我们需要实现一个8位的选择器。
选择器的输入包括两个8位的输入数和一个控制信号。
实验2-优先编码器
实验3：优先编码器的Verilog HDL描述及仿真一、实验目的及要求：1．掌握优先编码器的Verilog HDL描述方法2．理解逻辑综合的概念3．掌握RTL电路原理图分析的分析方法二、实验工具：Quartus_II 9.0三、实验原理：1. 优先编码器简介在数字系统中，常常需要将某一信息变换为某一特定的代码，把二进制代码按一定的规律编排，时每组代码具有一定的含义称为编码。
具有编码功能的逻辑电路称之为编码器。
常常会有几个部件同时发出服务请求的可能，而在同一时刻只能给其中一个部件发出允许操作信号。
因此，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先级别。
8-3优先编码器有8个输入端，3个输出端。
还有一个输入使能，输出使能和优先编码器工作状态标志。
编码器以低为有效。
输入优先级别的次序为7，6，5,…,0。
当某一输入端有低电平输入，且比它优先级高的输入没有低电平输入时，输出端才输出相应输入端的代码。
优先编码器的真值表如下表1所示。
表1.2．Verilog程序设计与逻辑综合2.1 8-3线编码器示例always @ (din)begincase(din)8’b0000_0001: dout = 3’b000;8’b0000_0010: dout = 3’b001;8’b0000_0100: dout = 3’b010;8’b0000_1000: dout = 3’b011;…8’b1000_0000: dout = 3’b111;default : dout = 3’bx;endcaseend2.2 优先编码器设计优先编码器与上面描述的普通8-3线编码器不同，每次只需判断优先级高的输入端是否有效always @ (din)begincasex(din)8’b1xxx_xxxx: dout = 3’b111;8’b01xx_xxxx: dout = 3’b110;8’b001x_xxxx: dout = 3’b101;8’b0001_xxxx: dout = 3’b100;…8’b0000_0001: dout = 3’b000;default : dout = 3’bx;endcaseend2.3．逻辑综合逻辑综合是在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。
74ls138功能表
74ls138功能表74LS138是一款集成电路，是一种3-8译码器。
它能够将三位二进制输入转换成八个输出信号，具有广泛的应用领域。
首先，我们来了解一下74LS138的引脚功能。
它有15个引脚，其中包括三个输入引脚A0、A1和A2，八个输出引脚Y0、Y1、Y2、Y3、Y4、Y5、Y6和Y7，以及两个使能引脚E1和E2和一个输出使能引脚G。
引脚功能非常清晰明了，使我们可以简单地通过连接引脚来实现所需的功能。
那么，74LS138的功能是什么呢？它主要用于解码器的设计。
当我们输入三位二进制代码时，它会选择一个输出，并激活相应的输出引脚。
根据输入信号和使能引脚的状态，74LS138可以实现以下功能：1. 3-8译码器: 当使能引脚G为低电平时，无论使能引脚E1和E2的状态如何，74LS138都可以正常工作。
三位二进制代码将决定输出信号的激活状态。
比如，当输入是“000”时，输出引脚Y0将会被激活；当输入是“001”时，输出引脚Y1将会被激活；以此类推。
2. 2-4译码器: 当使能引脚G为低电平，使能引脚E1为高电平，使能引脚E2为低电平时，74LS138将工作为2-4译码器。
此时，只有四个输出引脚Y0、Y1、Y2和Y3会被激活。
根据两位二进制代码的输入信号，激活相应的输出引脚。
3. 输出选择器: 当使能引脚G为高电平，使能引脚E1和E2的状态无关紧要时，74LS138可以应用作为一个简单的八选一选择器。
在这种模式下，只有一个输出引脚被激活，输出引脚的选择由三位二进制代码确定。
值得一提的是，74LS138还具有连接能力，允许多个芯片级联，从而实现更大规模的译码和选择功能。
通过正确地连接多个74LS138芯片，我们可以构建出更为复杂的逻辑功能。
总结起来，74LS138是一款功能强大的集成电路，可以实现3-8译码器、2-4译码器和输出选择器等不同的工作模式。
它被广泛应用在数字电路设计、计算机接口、显示控制等领域。
verilog设计
Verilog 程序设计报告一、课题概述：任务：本实验主要完成8位比较器、分频器、阻塞赋值和非阻塞赋值的区别、8路的数据选择器、有限状态机的设计。
目的：通过实验掌握基本组合逻辑电路、时序逻辑电路的实现流程；条件语句及case语句的用法；在实验中认识阻塞赋值和非阻塞赋值的区别；能够设计出简单的有限状态机。
要求：熟练掌握verilog的基本语法知识和一些基本语句的用法。
二、设计思路及采取方案思路：（1）8位比较器可以用数据流描述方法（assign赋值语句）或行为描述方法（always语句）或结构描述方法（元件例化）实现。
（2）分频器可以采用if…else语句或case语句实现。
（3）阻塞赋值和非阻塞赋值的区别可以通过观察波形图及分析综合出的电路图来得到。
（4）8位数据选择器可以采用assign赋值语句及always语句实现。
（5）有限状态机可以采用case语句实现。
方案：（1）8位的比较器采用assign赋值语句实现。
（2）用if…else条件语句实现分频器的设计。
（3）通过观察波形图，得出利用阻塞赋值和非阻塞赋值设计电路的特点和区别。
（4）利用always语句实现8位数据选择器。
（5）利用case语句完成有限状态机的设计。
三、实验结果结果：我基本完成以上的5个任务，并且通过这些任务的完成，巩固了已经学过的知识，提高了自己的动手操作能力，坚定了继续学习的信心。
四、实验体会体会：第一次接触学习硬件编程语言，感受到verilog与软件编程语言有着许多显著的差别，最重要的是用verilog可以编出并行执行的程序，通过不断的学习和实践，习惯了用硬件结构思路编程，由于一些细节把握不到位，在设计中出现了许多错误；像进程赋值语句声明寄存器变量时格式出错、begin-end声明语句没有注意相互匹配、在声明语句的末尾忘了写上分号等等。
编译不成功时，我会不厌其烦的去查找错误，直至编译成功、满足题目的要求。
通过实验不仅巩固了已经学过的知识而且加强了自己的动手操作能力，为以后的考研及工作打下了基础。
ASIC实验报告(8位CPU的设计)
ASIC设计实验报告学院：电子工程学院学号：2014*******姓名：***指导老师：***2014年11月13日一、实验目的：通过对ASIC实验课的学习，应当学会以下几点：1.熟悉Linux操作系统的应用环境，基本命令行的应用，以及对vi编辑器熟练应用。
2.熟练掌握Verilog编程语言，包括基本组合逻辑电路的实现方法，基本时序逻辑电路的实现方法，怎样使用预定义的库文件，利用always块实现组合逻辑电路的方法已经着重了解assign与always 两种组合逻辑电路实现方法之间的区别，深入了解阻塞赋值与非阻塞赋值的概念以及应用的差别，有限状态机（FSM）实现复杂时序逻辑的方法，以及学会在Linux 系统环境当中应用Synopsys工具VCS进行仿真。
3.熟悉电路设计当中的层次化、结构化的设计方法。
4.熟悉CPU当中有哪些模块组成，模块之间的关系，以及其基本的工作原理。
5.学会利用汇编语言设计程序，注意代码规范性要求。
二、实验要求：按照实验指导书上的要求即：CPU各个模块的Verilog语言代码的编写、编译及仿真正确，并在规定的时间内完成。
要求对CPU进行语言级系统仿真结果正确之后，利用该实验当中采用的八个汇编关键字，编写一个能够实现某种功能的小程序。
然后对其中的控制器电路进行综合，并检查Timing 和Power,进行门级仿真。
三、实验内容：设计一个8位RISC_CPU 系统。
（RISC: Reduced Instruction Set Computer）,它是一种八十年代才出现的CPU，与一般的CPU相比，不仅只是简化了指令系统，而且通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。
从实现的方法上，它的时序控制信号部件使用了硬布线逻辑，而不是采用微程序控制方式，故产生控制序列的速度要快的多，因为省去了读取微指令的时间。
此CPU所具有的功能有：（1）取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。
实验六 数据选择器及应用
实验六 数据选择器及应用一、实验目的1、掌握数据选择器的工作原理及逻辑功能。
2、熟悉74LS153和74LS151的管脚排列和测试方法。
3、学习用数据选择器构成组合逻辑电路的方法。
二、实验任务1、用双四选一数据选择器74LS153实现一位全减器。
2、用双四选一数据选择器74LS153设计一个四位奇偶校验器。
3、用八选一数据选择器74LS151设计一个多数表决电路。
4、用Multisim8进行仿真，并在实验仪器上实现。
三、实验原理数据选择器又称多路转换器或多路开关，其功能是在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共输出端。
数据选择器的功能类似一个多掷开关，如图3.6.1所示，图中有四路数据D 0 ～ D 3通过选择控制信号A 1、A 0（地址码）从四路数据中选中某一路数据送至输出端Y 。
一个n 个地址端的数据选择器，具有2n 个数据选择功能。
例如：数据选择器（74LS153），n = 2，可完成四选一的功能；数据选择器（74LS151），n = 3，可完成八选一的功能。
1、双四选一数据选择器74LS153所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。
集成芯片引脚排列如图3.6.2，功能如表3.6.1所示。
表3.6.1 74LS153功能表图3.6.2 74LS153引脚排列1 0地址码 D D D D数据输入 Y输出 图3.6.1 四选一数据选择器示意图S1、S2为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～2D3分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。
（1）当使能端S1（S2）＝1时，多路开关被禁止，无输出，Q＝0。
（2）当使能端S1（S2）＝0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0～D3送到输出端Q。
如：A1A0＝00 则选择D O数据到输出端，即Q ＝D0。
八选一数据选择器和四位数据比较器verilog实验报告
八选一数据选择器和四位数据比较器verilog实验报告实验报告：八选一数据选择器和四位数据比较器一、引言数据选择器和数据比较器是数字电路中常用的基本电路模块，它们在许多数字系统中起着重要的作用。
本实验通过使用Verilog语言，设计并实现了八选一数据选择器和四位数据比较器电路。
本实验报告将分别介绍这两个电路的设计原理、实验过程以及实验结果。
二、八选一数据选择器的设计1.设计原理八选一数据选择器是一种多路选择器，根据控制信号来选择其中一个输入信号输出。
其输入端包括8个数据输入信号（D0-D7）、3个控制信号（S2、S1、S0）以及一个使能信号（EN），输出端为一个数据输出信号（Y）。
当使能信号为高电平时，根据控制信号的值，将对应的输入信号输出。
2.设计过程本实验中，我们使用Verilog语言进行八选一数据选择器的设计。
首先，我们声明输入输出端口：module mux8to1(input [7:0] D, input [2:0] S, input EN,output reg Y);然后，我们使用case语句来实现根据控制信号选择输出信号的功能：beginif (EN)case (S)3'b000:Y=D[0];3'b001:Y=D[1];3'b010:Y=D[2];3'b011:Y=D[3];3'b100:Y=D[4];3'b101:Y=D[5];3'b110:Y=D[6];3'b111:Y=D[7];default: Y = 1'bx;endcaseelseY = 1'bx;end最后，我们将设计的模块实例化并进行仿真和综合验证。
三、四位数据比较器的设计1.设计原理四位数据比较器用于比较两个四位二进制数的大小。
其输入端包括两个四位二进制数（A、B），输出端为一个比较结果信号（OUT）。
当输入A大于B时，OUT为1；当A等于B时，OUT为0；当A小于B时，OUT为-12.设计过程本实验中，我们同样使用Verilog语言进行四位数据比较器的设计。
8数值比较器解析
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输
A3，B3 A2，B2
10
×
01
×
A3 = B3
10
A3 = B3
01
A3 = B3 A2 = B2
A3 = B3 A2 = B2
A3 = B3 A2 = B2
74LS283电路是一个四位加法器电路，可实 现两个四位二进制数的相加，其逻辑符号如图323所示。
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图3-23 74LS283电路的逻辑符号
CI是低位的进位， CO是向高位的进位， A3A2A1A0和B3B2B1B0是两个二进制待加数， S3、S2、S1、S0是对应各位的和。
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( An Bn )Cn1 AnBn
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Sn An Bn Cn1
由表达式得
Cn ( An Bn )Cn1 AnBn 逻辑图：
仿真
图3-22 全加器
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（a）电路图 （b）逻辑符号
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3.5.2 多位加法器
全加器可以实现两个一位二进制数的相加， 要实现多位二进制数的相加，可选用多位加法器 电路。
(1)A＞B：只有当A=1、B=0时，A＞B才为真；
(2)A＜B：只有当A=0、B=1时，A＜B才为真；
(3)A = B：只有当A=B=0或A=B=1时，A = B才为真。
A
0
0
1
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1
B
YA>B
YA<B
YA=B
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本科学生设计性实验报告
项目组长＿学号＿＿
成员
专业班级＿
实验项目名称＿8-3选择器的设计
指导教师及职称讲师
开课学期2011 至2012 学年＿第二学期
上课时间2012 年03 月31 日
一、实验设计方案
实验名称：8-3选择器的设计实验时间：2012-3-31
小组合作：是○否●小组成员：
1、实验目的：
熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
实验要求：
用三种不同的Verilog语言设计一个8-3选择器，并选择其中一种用实验箱进行硬件测试。
2、实验场地及仪器、设备和材料：
实验场地：W201
设备：一台安装了QuartusⅡ的电脑，实验箱
3、实验思路（实验内容、数据处理方法及实验步骤等）：
实验内容：
（1）首先利用QuartusⅡ完成文本编辑输入和仿真测试等步骤，给出仿真波形。
（2）将此多路选择器看成是一个元件，利用元件例化语句描述图，并将此文件放在同一目录中。
（3）引脚锁定以及硬件下载测试。
若选择目标器件是EP1C12，选实验电路模式5，用键1(PIO43，引脚号为135)控制s2；用键2(PIO48，引脚号为128)控制s1；用键3(PIO41，引脚号为132)控制s0；a、b、c、d、e、f、g、h分别接I/O7（引脚号为240）、I/O6（引脚号为
（4）在实验系统上进行硬件测试，验证本项设计的功能。
实验步骤：
1、8-3选择器的文本编辑输入
a、新建工程：File→New Quartus Project
b、新建Verilog HDL 文本：File→Verilog HDL File，并编写程序，代码如下：
第一种：第二种：第三种：
2、8-3选择器的仿真测试
a、保存三个文件，并运行
b、通过Tools→Netlist查看RTL原理图和Technology Map
c、新建File→VectorWaveform File
通过Value→clock命令设置各个输入信号时钟周期；通过Processing→Simulator Tool并进行相关设置得到仿真时序图
3、元件例化语句描述8-3选择器
a、新建File→Block Diagram File画出电路输入输出管脚
b、File→Create/Update将程序生成电路模块，如下图所示
c、连接电路
d、设置管脚
用键1(PIO43，引脚号为135)控制s2；用键2(PIO48，引脚号为128)控制s1；用键3(PIO41，引脚号为132)控制s0；a、b、c、d、e、f、g、h分别接I/O7（引脚号为240）、I/O6（引脚号为239）、I/O5（引脚号为238）、I/O4（引脚号为237）、I/O3（引脚号为236）、I/O2（引脚号为235）、I/O1（引脚号为234）、I/O0（引脚号为233）
4、硬件测试
通过Tools→Programmer将程序下载到实验箱进行硬件测试
指导老师对实验设计方案的意见：
指导老师签名：年月日
二、实验结果与分析
1、实验目的、场地及仪器、设备和材料、实验思路等见实验设计方案
2、实验现象、数据及结果
RTL原理图：
第一种：
第二种：
第三种：
仿真时序图：
将程序生成电路模块，如下图：
将程序下载到实验箱进行硬件测试，如下图：
3、对实验现象、数据及观察结果的分析与讨论：
通过实验程序，RTL原理图，仿真时序图以及实验调试图等可以看出，本次实验达到了实验基本要求。
4、结论：通过程序编写，仿真测试，硬件测试，完成了8-3选择器的设计。
5、实验总结
⑴本次实验成败之处及其原因分析：本次实验决定因素是管脚的设置要和实验箱的管脚一致，否则得不到预期的实验结果。
⑵本实验的关键环节及改进措施：
①做好本实验需要把握的关键环节：本次实验关键是能熟练地对QuartusⅡ软件使用，管脚的设置要和实验箱上的管脚一致。
②若重做本实验，为实现预期效果，仪器操作和实验步骤应如何改善：
若重做本次实验，可以采用更优化的编程语句来调试。
⑶对实验的自我评价：
指导老师评语及得分：
签名：年月日。