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响应面分析软件design-expert使用教程

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残差的正态概率分布，越靠近直线越好
2020/3/27
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残差与方程预测值
的对应关系图，分
布越分散越无规律
越好
2020/3/27
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预测值与试验实际值
的对应关系图，其中
点越靠近同一条直线
越好
2020/3/27
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按照黄色框操作进入数
据报告界面
2020/3/27
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点击此处进入响应面图形显示界面
响应面分析软件简介
1
WO DE
打开design expert软件，进入主界面，然后点击filenew创建一个新的试验设计工程文件，然后点击左侧的Response surface选项卡，进入响应面试验设计.
2020/3/27
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因素数量本实验中的绝对因素
该处为响应面设计的
几种方法，最常用的就是BOX-BEHNKEN设计法，其他几种设计
2020/3/27
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2020/3/27
因变量个数，即本试验中改变自变量会有几个因变量发生变化，一般试验指标都是一个，因此常常为1，例如，检测温度，pH，时间对某处理工艺对样品中含糖量的变化，那么含糖量即为唯一的指标，即因变量数量为1，该处选1。如果检测温度， pH，时间对某处理工艺同时对样品中含糖量和蛋白质含量的影响，即因变量数量为 2，该处选2，并在下方因变量设置中设置好对应的名称和单位。
508室。
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• 第一题：
结合课程内容和自身专业特点，书写500 字以上《科学研究与论文写作》的课程体会和建议。
2020/3/27
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响应面分析软件design-expert使用教程.

布越分散越无规律
越好
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预测值与试验实际值
的对应关系图，其中
点越靠近同一条直线
越好
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按照黄色框操作进入数
据报告界面
精品课件
点击此处进入响应面图形显示界面
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等高线图考察每两个因素对因变量造成的影响，并由拟合的方程形成等高线，为二维平面图形，可经由该图找出较好范围
/soft/appid/16287.html
响应面分析软件简介
精品课件
WO DE
打开design expert软件，进入主界面，然后点击 file-new创建一个新的试验设计工程文件，然后点击左侧的Response surface选项卡，进入响应面试验设计.
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响应值目标的确定我们每个试验都有不同的目的，有的想使结果最大，例如某种物质的提取率，有使结果最小，例如检查几种因素对产品稳定性的影响，此时结果越小越好，有时候我们需要把结果稳定在某个范围或者需要一个固定的，无限趋近的目标值。那么在这四种模式中我们可以选择其相对应的情况
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完成每组试验，将试验结果填入对应的响应值框内。
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点击此处即开始进行数据分析
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拟合公式的处理方法，一般取默认即可
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例如本试验中，拟合的方程显著性不好，显示为不显著
残差的正态概率分布，越靠近直线越好
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残差与方程预测值
的对应关系图，分
试验结果依次为（%）：12.6，9.8，11.1，8.9，
11.1，9.2，10.3，7.6，10.0，10.5，10.3。

ispDesignEXPERT教程-中文

目录第一节ispDesignEXPERT 简介第二节ispDesignEXPERT System 的原理图输入第三节设计的编译与仿真第四节ABEL 语言和原理图混合输入第五节ispDesignEXPERT System 中 VHDL 和Verilog 语言的设计方法第六节在系统编程的操作方法第七节ModelSim 的使用方法附录一ispDesignEXPERT System 上机实习题附录二ispDesignEXPERT System 文件后缀及其含义第一节ispDesignEXPERT 简介ispDesignEXPERT 是一套完整的 EDA 软件设计输入可采用原理图硬件描述语言混合输入三种方式能对所设计的数字电子系统进行功能仿真和时序仿真编译器是此软件的核心能进行逻辑优化将逻辑映射到器件中去自动完成布局与布线并生成编程所需要的熔丝图文件软件支持所有 Lattice 公司的ispLSI 和 MACH 器件软件主要特征1输入方式*原理图输入*ABEL-HDL 输入*VHDL 输入*Verilog-HDL 输入2.逻辑模拟*功能模拟*时序模拟3.编译器*结构综合映射自动布局和布线4.支持的器件*含有支持 ispLSI 的宏库及 MACH 的 TTL 库*支持所有 ispLSI MACH 器件第二节 ispDesignExpert System 的原理图输入I.启动 ispDesignExpert System ( 按 Start=>Programs=>LatticeSemiconductor=>ispDesignEXPERT System 菜单)II.创建一个新的设计项目A.选择菜单 FileB.选择 New Project...C.键入项目名 c:＼user＼demo.synD.你可以看到默认的项目名和器件型号: Untitled and ispLSI5384V-125LB388III.项目命名A.用鼠标双击UntitledB.在 Title 文本框中输入“Demo Project”, 并选 OKIV.选择器件A.双击 ispLSI ispLSI5384V-125LB388, 你会看到 Choose Device 对话框( 如下图所示)B.在 Choose Device 窗口中选择 ispLSI1000 项C.按动器件目录中的滚动条直到找到并选中器件 ispLSI 1032E-70LJ84D.揿 OK 按钮选择这个器件V.在设计中增加源文件一个设计项目由一个或多个源文件组成这些源文件可以是原理图文件 (*.sch)ABEL HDL 文件(*.abl) VHDL 设计文件(*.vhd)Verilog HDL 设计文件(*.v)测试向量文件 (*.abv) 或者是文字文件(*.doc, *.wri, *.txt)在以下操作步骤中你要在设计项目中添加一张空白的原理图纸A.从菜单上选择 Source 项B.选择 New...C.在对话框中选择 Schematic ( 原理图)并按 OKD.选择路径: c:＼ user 并输入文件名 demo.schE.确认后揿 OKVI.原理图输入你现在应该进入原理图编辑器在下面的步骤中你将要在原理图中画上几个元件符号并用引线将它们相互连接起来A.从菜单栏选择 Add , 然后选择Symbol你会看到如下图所示的对话框B.选择 GATES.LIB 库然后选择 G_2AND 元件符号C.将鼠标移回到原理图纸上注意此刻 AND 门粘连在你的光标上并随之移动D.单击鼠标左键将符号放置在合适的位置E.再在第一个 AND 门下面放置另外一个 AND 门F.将鼠标移回到元件库的对话框并选择 G_2OR 元件G.将 OR 门放置在两个 AND 门的右边H.现在选择 Add 菜单中的 Wire 项I.单击上面一个 AND 门的输出引脚并开始画引线J.随后每次单击鼠标便可弯折引线 ( 双击便终止连线)K.将引线连到 OR 门的一个输入脚L.重复上述步骤连接下面一个 AND 门VII.添加更多的元件符号和连线A.采用上述步骤从REGS.LIB库中选一个g_d寄存器并从IOPADS.LIB库中选择G_OUTPUT符号B.将它们互相连接实现如下的原理图VIII.完成你的设计在这一节通过为连线命名和标注 I/OMarkers 来完成原理图当要为连线加信号名称时你可以使用 ispDesignEXPERT 的特点同时完成两件事 ----- 同时添加连线和连线的信号名称这是一个很有用的特点可以节省设计时间 I/O Markers 是特殊的元件符号它指明了进入或离开这张原理图的信号名称注意连线不能被悬空(dangling)它们必需连接到 I/O Marker 或逻辑符号上这些标记采用与之相连的连线的名字与 I/O Pad 符号不同将在下面定义属性(Add Attributes) 的步骤中详细解释A.为了完成这个设计选择 Add 菜单中的 Net Name 项B.屏幕底下的状态栏将要提示你输入的连线名输入‘A’并按Enter 键连线名会粘连在鼠标的光标上C.将光标移到最上面的与门输入端并在引线的末连接端( 也即输入脚左端的红色方块)按鼠标左键并向左边拖动鼠标这可以在放置连线名称的同时画出一根输入连线D.输入信号名称现在应该是加注到引线的末端E.重复这一步骤直至加上全部的输入‘B’,’C’,’D’和‘CK’以及输出‘OUT’F.现在 Add 菜单的 I/O Marker 项G.将会出现一个对话框请选择 InputH.将鼠标的光标移至输入连线的末端 ( 位于连线和连线名之间)并单击鼠标的左键这时回出现一个输入 I/O Marker标记里面是连线名I.鼠标移至下一个输入重复上述步骤直至所有的输入都有I/O MarkerJ.现在请在对话框中选择 Output, 然后单击输出连线端加上一个输出 I/O MarkerK.至此原理图就基本完成它应该如下图所示IX.定义 ispLSI 器件的属性 (Attributes)你可以为任何一个元件符号或连线定义属性在这个例子中你可以为输出端口符号添加引脚锁定 LOCK 的属性请注意在ispDesignEXPERT 中引脚的属性实际上是加到 I/O Pad 符号上而不是加到 I/O Marker 上同时也请注意只有当你需要为一个引脚增加属性时才需要 I/O Pad 符号否则你只需要一个 I/O Marker.A.在菜单条上选择 Edit => Attribute => Symbol Attribute 项这时会出现一个 Symbol Attribute Editor 对话框B.单击需要定义属性的输出 I/O Pad.C.对话框里会出现一系列可供选择的属性D.选择 Synario Pin 属性并且把文本框中的‘*’替换成‘4’.E.关闭对话框F.请注意此时数字‘4’出现在 I/O Pad 符号内X.保存以完成的设计从菜单条上选择 File并选 Save 命令再选 Exit 命令第三节设计的编译与仿真I. 建立仿真测试向量 ( Simulation Test Vectors)A.在已选择 ispLSI1032E-70LJ84 器件的情况下选择 Source 菜单中的 New... 命令B.在对话框中选择 ABEL Test Vectors 并按OK C.输入文件名 demo.abv 作为你的测试向量文件名D. 按OKE.文本编辑器弹出后输入下列测试向量文本F.完成后选择 File 菜单中的 Save 命令以保留你的测试向量文件G.再次选择File 并选 Exit 命令H.此时你的项目管理器 (Project Navigator) 应如下图所示module demo;c,x = .c.,.x.;CK,A,B,C,D,OUT PIN;TEST_VECTORS([CK, A, B, C, D]->[OUT])[ c , 0 , 0 , 0 ,0 ]->[ x ];[ c , 0 , 0 , 1 ,0 ]->[ x ];[ c , 1 , 1 , 0 ,0 ]->[ x ];[ c , 0 , 1 , 0 ,1 ]->[ x ];ENDII.编译原理图与测试向量现在你已为你的设计项目建立起所需的源文件下一步是执行每一个源文件所对应的处理过程选择不同的源文件你可以从项目管理器窗口中观察到该源文件所对应的可执行过程在这一步请你分别编译原理图和测试向量A.在项目管理器左边的项目源文件 ( Sources in Project ) 清单中选择原理图 (demo.sch)B.双击原理图编译 (Compile Schematic) 处理过程这时会出现一个如下的对话框C.编译通过后 Compile Schematic 过程的左边会出现一个绿色的查对记号以表明编译成功编译结果将以逻辑方程的形式表现出来D.然后从源文件清单中选择测试向量源文件 (demo.abv)E.双击测试向量编译 (Compile Test Vectors ) 处理过程这时会出现另一个状态对话框III.设计的仿真ispDesignExpert 开发系统较先前的 ISP Synario 开发系统而言在仿真功能上有了极大的改进它不但可以进行功能仿真(Functional Simulation)而且可以进行时序仿真 (Timing Simulation)在仿真过程中还提供了单步运行断点设置功能IV.一功能仿真A. 在 ispDesignEXPERT System Project Navigator 的主窗口左侧选择测试向量源文件 (demo.abv)双击右侧的 Functional Simulation 功能条将弹出如下图所示的仿真控制窗口 (Simulator ControlPanel)B. 在 Simulator Control Panel 中将根据 (*.abv) 文件中所给出的输入波形进行一步到位的仿真在 Simulator Control Panel 中按 Simulator=>Run, 再按 Tools => Waveform Viewer 菜单将打开波形观察器 Waveform Viewer 如下图所示C. 波形现在都显示在波形观察器的窗口中如下图所示D. 单步仿真选 Simulator Control Panel 窗口中的 Simulator=>Step可对您的设计进行单步仿真 ispDesignEXPERT 系统中仿真器的默认步长为 100ns您可根据需要在按 File=>Setup 菜单所激活的对话框 (Setup Simulator) 中重新设置您所需要的步长按Simulator Control Panel 窗口中的 File=>Reset 菜单可将仿真状态退回至初始状态 (0 时刻 )随后每按一次 Step 仿真器便仿真一个步长下图是按了七次 Step 钮后所显示的波形( 所选步长为 100ns )E. 设置断点 (Breakpoint)在 Simulator Control Panel 窗口中按Signal=>Breakpoints 菜单会显示如下图所示的断点设置控制的 Breakpoint 窗口在该窗口中按 New 按钮开始设置一个新的断点在 Available Signals 栏中单击鼠标选择所需的信号在窗口中间的下拉滚动条中可选择设置断点时该信号的变化要求例如 ->0指该信号变化到 0 状态!=1指该信号处于非 1状态一个断点可以用多个信号所处的状态来作为定义条件这些条件在逻辑上是与的关系最后在 Breakpoints 窗口中, 先选中 ADD再按 Arm 按钮使所设断点生效本例中选择信号 OUT->? 作为断点条件其意义是指断点条件成立的条件为 OUT 信号发生任何变化 ( 变为 01Z 或 X 状态)这样仿真过程中在 0ns,700ns,1000ns 时刻都会遇到断点F. 波形编辑 (Waveform Edit)除了用 *.abv 文件描述信号的激励波形外ispDesignEXPERT 系统还提供了直观的激励波形的图形输入工具 Waveform Editor以下是用 Waveform Editor 编辑激励波形的步骤 ( 仍以设计demo.sch 为例)1. 在 Simulator Cotrol Panel 窗口中按 Tools=>Waveform Editor 菜单进入波形编辑器窗口(Waveform Editing Tool)如下图所示2. 在上述窗口中按 Object=>Edit Mode将弹出如下图所示的波形编辑子窗口3. 在 Waveform Editing Tool 窗口中按 Edit=>New Wave 菜单弹出如下窗口在该窗口中的 Polarity 选项中选择 Input然后在窗口下部的空格中输入信号名A B C D CK每输完一个信号名按一次 Add 钮4. 在完成上述步骤 3 以后 Waveform Editing Tool 窗口中有了A B C D CK 的信号名如下图所示单击窗口左侧的信号名 A开始编辑 A 信号的激励波形单击 0 时刻右端且与 A 信号所处同一水平位置任意一点波形编辑器子窗口中将显示如下信息在 States 栏中选择 Low在 Duration 栏中填入 200ns并按回车键这时在 Waveform Editing Tool 窗口中会显示A 信号在 0-200ns 区间为 0 的波形然后在 Waveform EditingTool 窗口中单击 200ns 右侧区间任一点可在波形编辑器的子窗口中编辑 A 信号的下一个变化重复上述操作过程编辑所有输入信号 A B C D CK 的激励波形并将它存盘为 wave_in.wdl 文件完成后Waveform Editing Tool 窗口如下图所示5. 在 Waveform Editing Tool 菜单中按 File=>Consistency Check 菜单检测激励波形是否存在冲突在该例中错误信息窗口会提示 No Errors Dected6. 至此激励波形已描述完毕剩下的工作是调入该激励文件 (wave_in.wdl) 进行仿真回到 ispEXPERT System Project Navigator 主窗口按Source=>import 菜单调入激励文件 wave_in.wdl在窗口左侧的源程序区选中 Wave_in.wdl 文件双击窗口右侧的Functional Simulation 栏进入功能仿真流程以下的步骤与用 *.abv 描述激励的仿真过程完全一致在此不再赘述二时序仿真 (Timing Simulation)时序仿真的操作步骤与功能仿真基本相似以下简述其操作过程中与功能仿真的不同之处仍以设计 Demo 为例在 ispDesignEXPERT System Project Navigator 主窗口中在左侧源程序区选中 Demo.abv双击右侧的 Timing Simulation 栏进入时序仿真流程由于时序仿真需要与所选器件有关的时间参数因此双击 Timing Simulation 栏后软件会自动对器件进行适配然后打开与功能仿真时间相同的 Simulator Control Panel 窗口时序仿真与功能仿真操作步骤的不同之处在于仿真的参数设置上在时序仿真时打开 Simulator Control Panel 窗口中的 File=>Setup 菜单产生 Setup Simulator 对话框在此对话框中可设置延时参数 (Simulation Delay) 最小延时 (Minimun Delay)典型延时 (Typical Delay)最大延时(Maximun Delay) 和 0 延时 (Zero Delay)最小延时是指器件可能的最小延时时间0 延时指延时时间为 0需要注意的是在 ispDesignExpert 系统中典型延时的时间均设为 0 延时在 Setup Simulator 对话框中仿真模式 (Simulation Mode) 可设置为两种形式惯性延时 (Inertial Mode) 和传输延时 (Transport Mode)将仿真参数设置为最大延时和传输延时状态在Waveform Viewer 窗口中显示的仿真结果如下图所示由图可见与功能仿真不同的是输出信号 OUT 的变化比时钟 CK 的上升沿滞后了 8nsIV. 建立元件符号 (Symbol)ispExpert 工具的一个非常有用的特点是能够迅速地建立起一张原理图的符号通过这一步骤你可以建立一个可供反复调用的逻辑宏元件以便放置在更高一层的原理图纸上下一节将指导你如何调用这里仅教你如何建立元件符号A.双击原理图的资源文件 demo.sch把它打开B.在原理图编辑器中选择 File 菜单C.从下拉菜单中选择 Matching Symbol 命令D.关闭原理图E.至此这张原理图的宏元件符号已经建立完毕并且被加到元件表中你可以在下一节中调用这个元件第四节 ABEL 语言和原理图混合输入这一节你要建立一个简单的 ABEL HDL 语言输入的设计并且将其与上一节中完成的原理图进行合并以层次结构的方式画在顶层的原理图上然后对这个完整的设计进行仿真编译最后适配到 ispLSI 器件中现在我们就开始吧I启动 ispDesignEXPERT System如果你在上一节的练习后退出了 ispDesignEXPERT System点击Start=>Programs=>Lattice Semiconductor=>ispDesignEXPERT System 菜单屏幕上你的项目管理器应该如下图所示I.I I 建立顶层的原理图A.仍旧选择 1032E 器件从菜单条上选 SourceB.选择 New...C.在对话框中选 Schematic并按 OKD.选择路径c:＼ user 然后在文本框中输入文件名 top.sch并按 OKE.现在你就进入了原理图编辑器F.调用上节中创建的元件符号选择 Add 菜单中的 Symbol项这时会出现 Symbol Libraries 对话框选择 Local 的库你会注意到在下部的文本框中有一个叫 demo 的元件符号这就是你在上一节中自行建立的元件符号G.选择 demo 元件符号并放到原理图上的合适位置II.建立内含 ABEL 语言的逻辑元件符号现在你要为 ABEL HDL 设计文件建立一个元件符号只要知道了接口信息你就可以为下一层的设计模块创建一个元件符号而实际的 ABEL 设计文件可以在以后再完成A.在原理图编辑器里选择 ADD 菜单里的 New Block Symbol...命令B.这时候会出现一个对话框提示你输入 ABEL 模块名称及其输入信号名和输出信号名请按照下图所示输入信息C.当你完成信号名的输入揿 Run 按钮就会产生一个元件符号并放在本地元件库中同时元件符号还粘连在光标上随之移动D.把这个符号放在 demo 符号的左边E.单击鼠标右键就会显示 Symbol Libraries 的对话框请注意 abeltop 符号出现在 Local 库中F.关闭对话框你的原理图应该如下图所示III.完成原理图现在请你添加必需的连线连线名称以及 I/O 标记来完成顶层原理图使其看上去如下图所示如果你需要帮助请参考第二节中有关添加连线和符号的指导方法当你画完后请存盘再退出IV.建立 ABEL-HDL 源文件现在你需要建立一个 ABEL 源文件并把它链接到顶层原理图对应的符号上项目管理器使这些步骤简化了A.你当前的管理器应该如下图所示B.请注意 abeltop 左边的红色“?”图标这意味着目前这个源文件还是个未知数因为你还没有建立它同时也请注意源文件框中的层次结构abeltop 和 demo 源文件位于 top 原理图的下面并且偏右这说明它们是 top 原理图的底层源文件这也是 ispDesignEXPERT System 项目管理器另外一个有用的特点C.为了建立所需的源文件请选择 abeltop然后选择 Source菜单中的 New... 命令D.在 New Source 对话框中选择 ABEL-HDL Module 并按 OKE.下一个对话框会问你模块名文件名以及模块的标题为了将源文件与符号相链接模块名必须与符号名一致而文件名没有必要与符号名一致但为了简单你可以给它们取相同的名字按下图所示填写相应的栏目F.按 OK你就进入了 Text Editor而且可以可见ABEL HDL 设计文件的框架已经呈现在你的面前G.输入下列的代码确保你的输入代码位于 TITLE 语句和END 语句之间H.当你完成后选择 File 菜单中的 Save 命令I.退出文本编辑器J.请注意项目管理器中 abeltop 源文件左边的图标已经改变了这就意味着你已经有了一个与此源文件相关的 ABEL文件并且已经建立了正确的链接V.编译 ABEL HDLA.选择 abeltop 源文件B.在处理过程列表中双击 Reduce Logic 过程你会看到项目管理器在执行 Reduce Logic 过程之前先去执行 Compile Logic过程当处理过程结束后你的项目管理器应该如上图所示VII. 仿真你现在可以对整个设计进行仿真为此你需要一个新的测试矢量文件在这个例子中你只需要修改当前的测试矢量文件A.双击 demo.abv 源文件就会出现文本编辑器B.按照下图修改测试矢量文件C.完成后存盘退出D.仍旧选择测试矢量源文件双击 Functional Simulation 过程进行功能仿真E.现进入 Simulation Control Panel 窗口按 Windows=> Waveform Viewer窗口打开波形观测器准备查看仿真结果F.为了看波形你必须在 Simulation Control Panel 窗口中按Debug 钮使 Simulation Control Panel 窗口进入 Debug 模式G.在 Available Signals 栏中选择 CLK, TOPIN1, TOPIN2, TOPIN3 和 TOPOUT信号并且按 Monitor 钮这些信号名都可以在波形观测器中观察到再按 Run 钮进行仿真其结果如下图所示H.在步骤 D 中如双击 Timing Simulation 过程即可进入时序仿真流程以下仿真步骤与功能仿真相同VIII. 把设计适配到 Lattice 器件中现在你已经完成了原理图和 ABEL 语言的混合设计及其仿真剩下的步骤只是将你的设计放入 Lattice ispLSI/pLSI 器件中因为你已经在第一节中选择了器件你可以直接执行下面的步骤:A.在源文件窗口中选择 ispLSI1032E-70LJ84 器件作为编译对象并注意观察对应的处理过程B.双击处理过程 Compile Design这将迫使项目管理器完成对源文件的编译然后连接所有的源文件最后进行逻辑分割布局和布线将设计适配到所选择的 Lattice 器件中C.当这些都完成后你可以双击 ispDesignEXPERT CompilerReport查看一下设计报告和有关统计数据D.祝贺!! 你现在已经完成了设计例子并且掌握了ispDesignEXPERT System 的主要功能IX.层次化操作方法层次化操作是 ispDesignEXPERT 系统项目管理器的重要功能它能够简化层次化设计的操作a) 在项目管理器的源文件窗口中选择最顶层原理图“top.sch”. 此时在项目管理器右边的操作流程清单中必定有Navigation Hierarchy 过程b) 双击 Navigation Hierarchy 过程即会弹出最顶层原理图“top.sch”c) 选择 View 菜单中的 Push/Pop 命令光标就变成十字形状d) 用十字光标单击顶层原理图中的 abeltop 符号即可弹出描述 abeltop 逻辑的文本文件 abeltop.abl此时可以浏览或编辑ABEL HDL 设计文件浏览完毕后用 File 菜单中的 Exit 命令退回顶层原理图e) 用十字光标单击顶层原理图中的 demo 符号即可弹出描述demo 逻辑的底层原理图 demo.sch此时可以浏览或编辑底层原理图f) 若欲编辑底层原理图可以利用 Edit 菜单中的 Schematic 命令进入原理图编辑器编译完毕后用 File 菜单中的 Save 和Exit 命令退出原理图编辑器g) 底层原理图浏览完毕后用十字光标单击图中任意空白处即可退回上一层原理图h) 若某一设计为多层次化结构则可在最高层逐层进入其底层直至最底一层退出时亦可以从最底层逐层退出直至最高一层i) 层次化操作结束后用 File 菜单中的 Exit 命令退回项目管理器注意将 Y1 端口定义成时钟输入端的方法ispLSI 1016 和 ispLSI 2032 两种器件的 Y1 端是功能复用的如果不加任何控制适配软件在编译时将 Y1 默认为是系统复位端口(RESET)若欲将 Y1 端用作时钟输入端必须通过编译器控制参数来进行定义第五节 ispDesignEXPERT 系统中 VHDL 和Verilog 语言的设计方法除了支持原理图和 ABEL-HDL 语言输入外商业版的ispDesignEXPERT 系统中提供了 VHDL 和 Verilog 语言的设计人口用户的VHDL 或 Verilog 设计可以经 ispDesignEXPERT 系统提供的综合器进行编译综合生成 EDIF 格式的网表文件然后可进行逻辑或时序仿真最后进行适配生成可下载的 JEDEC 文件I.VHDL 设计输入的操作步骤A.在 ispDesignEXPERT System Project Navigator 主窗口中按 File=>NewProject 菜单建立一个新的工程文件此时会弹出如下图所示的对话框请注意在该对话框中的 Project Type 栏中必须根据您的设计类型选择相应的工程文件的类型本例中选择 VHDL 类型若是 Verilog 设计输入则选择 VerilogHDL 类型将该工程文件存盘为 demo.synB.在 ispDesignEXPERT System Project Navigator 主窗口中选择Source=>New 菜单在弹出的 New Source 对话框中选择 VHDLModule 类型C.此时软件会产生一个如下图所示的 New VHDL Source 对话框在对话框的各栏中分别填入如上图所示的信息按 OK 钮后进入文本编辑器 - Text Editor 编辑 VHDL 文件D.在 Text Editor 中输入如下的 VHDL 设计并存盘library ieee;use ieee.std_logic_1164.all;entity demo isport ( A, B, C, D, CK:in std_logic;OUTP:out std_logic);end demo;architecture demo_architecture of demo issignal INP: std_logic;beginProcess (INP, CK)beginif (rising_edge(CK)) thenOUTP <= INP;end if;end process;INP <= (A and B) or (C and D);end demo_architecture;此 VHDL 设计所描述的电路与本教材第二节所输入的原理图相同只不过将输出端口 OUT 改名为 OUTP ( 因为OUT 为 VHDL 语言保留字)E.此时在 ispDesignEXPERT System Project Navigator 主窗口左侧的源程序区中demo.vhd 文件被自动调入单击源程序区中的ispLSI1032E-125LT100 栏此时的 ispDesignEXPERT System ProjectNavigator 主窗口如下图所示F.选择菜单 Tools=>Synplicity Synplify Synthesis产生如下窗口选 Add 调入 demo.vhd 然后对 demo.vhd 文件进行编译综合若整个编译综合过程无错误该窗口在综合过程结束时会自动关闭若在此过程中出错双击上述 Synplify 窗口中 Source Files 栏中的 demo.vhd 文件进行修改并存盘然后按RUN 钮重新编译G.在通过 VHDL 综合过程后可对设计进行功能和时序仿真在 ispDesignEXPERT System Project Navigator 主窗口中按 Source=>New 菜单产生并编辑如下的测试向量文件 demo.abvmodule demo;c,x = .c.,.x.;CK,A,B,C,D,OUTP PIN;TEST_VECTORS([CK, A, B, C, D]->[OUTP])[ c , 0 , 0 , 0 , 0 ]->[ x ];[ c , 0 , 0 , 1 , 0 ]->[ x ];[ c , 1 , 1 , 0 , 0 ]->[ x ];[ c , 0 , 1 , 0 , 1 ]->[ x ];ENDH.在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的demo.abv 文件双击右侧的 Functional Simulation 栏进行功能仿真在 Waveform Viewer 窗口中观测信号 A B C CK D 和OUTP其波形如下图所示I.在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的demo.abv 文件双击右侧的 Timing Simulation 栏进行时序仿真选择 Maximum Delay在 Waveform Viewer 窗口中观测信号 AB C CK D 和 OUTP其波形如下图所示J.在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的ispLSI1032E-125LT100 器件双击右侧的 Compile Design 栏进行器件适配该过程结束后会生成用于下载的 JEDEC 文件demo.jedII.Verilog 设计输入的操作步骤Verilog 设计输入的操作步骤与 VHDL 设计输入的操作步骤完全一致在此不再赘述需要注意的是在产生新的工程文件时工程文件的类型必须选择为 Verilog HDL第六节在系统编程的操作方法Lattice ISP 器件的在系统编程能够在多种平台上通过多种方法来实现在此仅介绍在教学与科研中最常用的基于 PC 机 Windows环境的菊花链式的在系统编程方法由于在系统编程的结果是非易失性的故又可将编程称为“烧写”或“烧录”利用 PC »ú Window版的 ISP 菊花链烧写软件对连接在 ISP 菊花链中的单片或多片 ISP 器件进行编程时烧写软件对运行环境的要求为*每个待编程器件的 JEDEC 文件 ( 由前面的设计过程所得)*连接于 PC 机并行口上的 ISP 烧写电缆*Microsoft Win95 或 NT*带有 ISP 接口的目标硬件 ( 如教学实验板电路板或整机)1.在 ispDesignEXPERT System Project Navigator 窗口中的源文件区选中器件名如 ispLSI1032E-70LJ84双击右侧的 ISP Daisy Chain Download栏( 或直接在 WIN95 中按 Start=>Programs=>Lattice Semiconductor=>ispDCD)打开 ISP 菊花链烧写窗口2.建立一个新的结构文件3.检查结构文件4.对菊花链进行编程首先在 Windows 中打开 ISP 菊花链烧写功能ISP 菊花链烧写软件利用结构文件来定义下列信息* 各个 ISP 器件的位置 ( 序号 ) 和型号* 对各个 ISP 器件将要进行的操作 ( 读出写入校验或无操作等 )若 PC 机已经通过在系统编程电缆连接到教学实验板或目标硬件板上那么建立结构文件最简单的方法是利用 Configuration => ScanBoard 命令这一命令执行之后就产生一个包含有菊花链中所有器件的基本结构文件然而此时结构文件中还缺乏关于进行何种操作和写入哪一个 JEDEC 文件的信息注结构文件的后缀为 *.DLD它适用于 DOS 或 Windows 两种环境。

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因变量个数，即本试验中改变自变量会有几个因变量发生变化，一般试验指标都是一个，因此常常为1，例如，检测温度，pH，时间对某处理工艺对样品中含糖量的变化，那么含糖量即为唯一的指标，即因变量数量为1，该处选1。如果检测温度， pH，时间对某处理工艺同时对样品中含糖量和蛋白质含量的影响，即因变量数量为 2，该处选2，并在下方因变量设置中设置好对应的名称和单位。
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两种排序方式，可任选
试验中设置的因素的水平
把每个试验对应的试验结果填入本栏内，准备做数据分析
各因素的实际值变为编码值，比如，因素1的高点设置为 0.5，编码值即为+1，低点设置为0，编码值即为-1，中点为 0.25，精品课件
上一步完成后在此处点击solutions 选项卡，即可看到经过分析得到的最优值，其中第一个方案就是各因素取最优值后的结果可取得最大化的解决方案，为预测值
期末考察作业题
要求：
• 严禁抄袭。 • A4或B5纸打印或书写（需存档）。 • 第十八周周一（12月28日）交作业到院楼
508室。
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点击此处可查看3D图
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三维响应曲面图
可更直观的看出两
因素对因变量的影
响情况，可以很直
观的找出最优范围，
刚才所看的二维等
高线图即为三维响
应面图在底面的投
影图
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响应面试验最优值预测方法
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首先根据实际情况确定每个因素可以取值的范围，例如在酶催化条件优化试验，温度范围一般不会超过80℃，否则酶会变性，那么我们就可设置该因素取值范围为0-80，也可根据实际实验或者生产条件设置该值。

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• Combined designs – 综合设计，提供设计方案，将流程变量、混料变量、以及类型变量等不同的因子放在一个实验方案中一起考虑。
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(2)回归分析（ Analysis ）
Fit Summary: 对模型做不同种类的拟合，比如线性拟合、二次拟合、三次拟合等等，目的是帮助我们看看哪种拟合效果最好 Transform: 对模型做一些数学变换，比如对数变换、倒数变换，目的是让因子和响应之间的关系变得简单，比如线性化 F(x) Model: 在选定数学变化，以及决定采用哪种拟合方式以后就可以在这里对模的细节进行设置了，比如要保留那些因子项和交互项。 ANOVA: 方差分析，软件会自动对模型进行拟合，然后根据残差对各种因素的贡献做方差分析，让我们知道那些项是关键的，必须在模型中保留 Diagnostics: 在做完拟合之后，用图示的方式给出分析结果，比如残差的正态性、分布的随机性等等 Model Graph: 用图形的方式告诉用户模型是什么样子的，比如用等高线来描述响应和因子之间的函数关系。
软件基本介绍
Design-Expert 是一款专门面向实验设计以及相关分析的软件。和其他一些老牌的专业数理统计分析软件比如 JMP ， SAS ， Minitab 相比，它就是一个专注于实验设计的工具软件，使用简单直接，不需要扎实的数理统计功底，就可以用这款软件设计出高效的试验方案，并对实验数据做专业的分析，给出全面、可视的模型以及优化结果。该软件由 State-East 公司开发并发售，其网站上有45天免费试用版下载用以学习该软件。
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访问 Stat-Ease 网站

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2.

Design-Expert教程

残差影响力
点击Model Graphs 选项卡
等高线图
点击View的3D Surface看响应面图
移动红线调整不同的因素大小
点击Term选择不同因素间的等高线图或响应面曲线
三维响应面曲线
右键编辑横纵坐标
调整后的响应面图
保存并剪切图片
RSM预测最佳条件和最优处理效果
点击Solution选项卡
方差分析（ANOVA），方程显著性检验、系数显著性检验及回归方程。
编码自变量A、B、C的二次多项回归方程
真实自变量停留时间 HRT 、 pH 值、Fe/C 比的二次多项回归方程
残差的正态概率分布图，应在一条直线上
点击Influence选项卡再点击Report选项卡
实际实验值
方程预测值
R2综合分析 Model summary statistics for central composite design
表4二次方程模型置信度分析 Table 4 Quadratic model analysis of confidence degree
Model选项卡取默认值，再点击方差分析（ANOVA）
Design-Expert 的应用
• Design-Expert是全球顶尖级的实验设计软件。 •Design-Expert 是最容易使用、功能最完整、界面最具亲和力的软件。在已经发表的有关响应曲面（RSM）优化试验的论文中， Design-Expert是最广泛使用的软件。
• Plackett–Burman(PB)、Central Composite Design (CCD)、Box-Behnken Design(BBD)是最常用的实验设计方法。

design expert 中文教程

方差分析（ANOVA），方程的显著性检验、系数显著性检验、及回归方程。
模型显著性检验p<0.05表明该模型具有统计学意义
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参差的正态概率分布图，应在一条直线上
18
Residuals vs Predicted 图，应分布无规律
19
Predicted vs Actual 图应尽可能在一条直线上
40
谢谢
41
2
点击new design选项卡
3
点击Respose Surface 选项卡
4
选中 Box-Behnken项
5
要考察的因素名称
选择要考察的因素数默认值 0
因素的单位
因素的高值因素的低值
默认值默认值
设置完后，点击Continue
6
选择响应值即因变量的数量因变量的单位因变量的名称
35
确定各因素的取值范围
37
确定响应值（因变量）的目标（最大值、最小值、范围值、目标值）此实例中，是优化四个因素使响应值最大，选择Maximize
38
低取默认值
高值项中输入一个尽可能大的无法达到的值
39
点击Solutions 选项卡第一个方案即为各因素取最优值后的响应所能取到的最大值。
设置完成后，点击 Continue
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各因素均为实际值的的试验设计
8
各因素的实际值转变为编码制的操作过程
9
各因素转变为编码制
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按照试验设计进行试验，记录每组因素组合的试验结果，填在Response 列。
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点击 Analysis下的 Yield （Analysed）
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1，Transform 选项卡，取默认值 2，点击 Fit summary选项卡

Design_expert使用方法PPT学习课件

Design-Expert 的应用
• Design-Expert是全球顶尖级的实验设计软件。 •Design-Expert 是最容易使用、功能最完整、界面最具亲和力的软件。在已经发表的有关响应曲面（RSM）优化试验的论文中， Design-Expert是最广泛使用的软件。
• Plackett–Burman(PB)、Central Composite Design (CCD)、Box-Behnken Design(BBD)是最常用的实验设计方法。
•以BBD为例说明Design-Expert的使用，CCD，PB 与此类似。
点击new design选项卡
组合设计，结合过程变量，混合各组成和分类的因素。
配方设计,找到最佳配方
RSM,找到理想过程，达到最佳性能，点击Response Surface选项卡
因子设计，屏蔽无关因素，指出重要因素
点击Box-Behnken选项卡
要考察的因素名称
要考察的因素数
默认值0
因素高值
因素单位
因素低值
默认值默认值
设置完成，点击Continue
选择相应值即因变量的数量因变量的名称因变量的单位
设置完成，点击Continue
各因素均为实际值的试验设计
各因素均的实际值转变为编码制的操作工程
各因素转变为编码制
移动红线调整不同的因素大小
点击Term选择不同因素间的等高线图或响应面曲线
三维响应面曲线
右键编辑横纵坐标
调整后的响应面图
保存并剪切图片
RSM预测最佳条件和最优处理效果
点击Solution选项卡
RSM预测最佳条件和最优处理效果
获得最佳优化条件和预测处理效果