微机原理与接口技术-第5章课后作业答案PPT课件
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微机原理与接口技术课件第五章
微机原理与接口技术 课件第五章
目录
• 微机原理概述 • 接口技术基础 • 微机中的常见接口 • 微机中的总线技术 • 微机原理与接口技术的应用
01
微机原理概述
微机的基本概念
01
02
03
微机
微型计算机的简称，是一 种体积小、结构紧凑、性 能接近于大型计算机的计 算机。
特点
具有高性能、低价格、易 扩展、易维护等特点，广 泛应用于工业控制、自动 化、办公自动化等领域。
接口的分类方式多样，常见的有按数据传 输方式、按连接方式等分类，不同类型的 接口结构也不同。
并行接口和串行接口。并行接口传输速度 快，但线路复杂；串行接口传输速度较慢 ，但线路简单。
按连接方式分类
按功能分类
内置接口和外设接口。内置接口直接集成 在主板上，如IDE接口；外设接口则需要通 过电缆连接，如USB接口。
总线的定义
总线是计算机各功能部件之间传输信息的公共通信干线，它 由一组传输线组成，负责传输地址、数据和控制信号。
总线的分类
根据功能和传输速率的不同，总线可以分为地址总线、数据 总线和控制总线。地址总线用于传输地址信号，数据总线用 于传输数据信号，控制总线用于传输控制信号。
总线的通信协议
总线通信协议的定义
串行接口通常用于连接低速外 设，如鼠标、调制解调器等。
串行接口的数据传输速率较低 ，但只需要一条数据线，因此
Hale Waihona Puke 成本较低。串行接口的常见标准包括RS232和USB。
中断控制器接口
中断控制器接口是微机中用于管理中断的接口。
输标02入题
中断是指微机在执行程序过程中遇到突发事件时，暂 时停止当前程序的执行，转去处理突发事件，处理完 毕后再返回原程序继续执行的过程。
目录
• 微机原理概述 • 接口技术基础 • 微机中的常见接口 • 微机中的总线技术 • 微机原理与接口技术的应用
01
微机原理概述
微机的基本概念
01
02
03
微机
微型计算机的简称，是一 种体积小、结构紧凑、性 能接近于大型计算机的计 算机。
特点
具有高性能、低价格、易 扩展、易维护等特点，广 泛应用于工业控制、自动 化、办公自动化等领域。
接口的分类方式多样，常见的有按数据传 输方式、按连接方式等分类，不同类型的 接口结构也不同。
并行接口和串行接口。并行接口传输速度 快，但线路复杂；串行接口传输速度较慢 ，但线路简单。
按连接方式分类
按功能分类
内置接口和外设接口。内置接口直接集成 在主板上，如IDE接口；外设接口则需要通 过电缆连接，如USB接口。
总线的定义
总线是计算机各功能部件之间传输信息的公共通信干线，它 由一组传输线组成，负责传输地址、数据和控制信号。
总线的分类
根据功能和传输速率的不同，总线可以分为地址总线、数据 总线和控制总线。地址总线用于传输地址信号，数据总线用 于传输数据信号，控制总线用于传输控制信号。
总线的通信协议
总线通信协议的定义
串行接口通常用于连接低速外 设，如鼠标、调制解调器等。
串行接口的数据传输速率较低 ，但只需要一条数据线，因此
Hale Waihona Puke 成本较低。串行接口的常见标准包括RS232和USB。
中断控制器接口
中断控制器接口是微机中用于管理中断的接口。
输标02入题
中断是指微机在执行程序过程中遇到突发事件时，暂 时停止当前程序的执行，转去处理突发事件，处理完 毕后再返回原程序继续执行的过程。
微机原理与接口技术课件第五章ppt课件
a.CPU总线的带负载能力 b.存储器与CPU之间的速度匹配 c.存储器组织、地址分配和译码
(2) 8086CPU与典型存储器的连接
a.8086CPU与只读存储器的连接 b.8086CPU与静态RAM（SRAM）的连接
c.8086CPU与动态RAM（DRAM）的连 接
§5.3主存储器扩展技术
1、存储器容量的形成
（1）用2114组成1K×8位RAM（位扩展）
来自译码 A9 ～ A0 地址总线
数 D0 据 总 线 D7
CS
AC9-SA0
/
2114 1K×4
I/O
CS
/ AC9S-A0
2114
1K×4 I/O
用 2114 组成 1K×8 位 RAM
（2）用2114组成2K×8位RAM （位、字节 扩展）
（组1）
/Y3
译码器 /Y2
A15A14
/Y1 /Y0
锁存器
A13A1
2764 2764 2764 2764 6164 6164 6164 6164 /BHE A0
D15D0
驱动器 D7-D0
D15D8
后面内容直接删除就行 资料可以编辑修改使用 资料可以编辑修改使用
资料仅供参考，实际情况实际分析
主要经营：课件设计，文档制作，网络软件设计、 图文设计制作、发布广告等
A10 （组2）
A10
1
A9 ～ A0 地址总线
数 D0 据 总 线 D7
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
2、存储器的寻址 线选法 、全译码片选法、局部译码片选法
(2) 8086CPU与典型存储器的连接
a.8086CPU与只读存储器的连接 b.8086CPU与静态RAM（SRAM）的连接
c.8086CPU与动态RAM（DRAM）的连 接
§5.3主存储器扩展技术
1、存储器容量的形成
（1）用2114组成1K×8位RAM（位扩展）
来自译码 A9 ～ A0 地址总线
数 D0 据 总 线 D7
CS
AC9-SA0
/
2114 1K×4
I/O
CS
/ AC9S-A0
2114
1K×4 I/O
用 2114 组成 1K×8 位 RAM
（2）用2114组成2K×8位RAM （位、字节 扩展）
（组1）
/Y3
译码器 /Y2
A15A14
/Y1 /Y0
锁存器
A13A1
2764 2764 2764 2764 6164 6164 6164 6164 /BHE A0
D15D0
驱动器 D7-D0
D15D8
后面内容直接删除就行 资料可以编辑修改使用 资料可以编辑修改使用
资料仅供参考，实际情况实际分析
主要经营：课件设计，文档制作，网络软件设计、 图文设计制作、发布广告等
A10 （组2）
A10
1
A9 ～ A0 地址总线
数 D0 据 总 线 D7
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
2、存储器的寻址 线选法 、全译码片选法、局部译码片选法
微机原理及接口技术第五章
5.1.2 可编程并行接口芯片8255A
5.8255A的编程及应用举例 （1）8255A的控制字
①工作方式控制字8255A有三种工作方式，即方式0、方式1和方式2。工作方式控
制字的格式如右图。
5.1可编程并行通信接口芯片8255A
5.1.2 可编程并行接口芯片8255A 5.8255A的编程及应用举例 （1）8255A的控制字
5.2计数器/定时器8253
5.2.2 8253的内部结构
1.数据总线缓冲器
它是8253用于和CPU数据总线接口的8位双向三态缓冲器。通过它CPU可用 IN/OUT指令向8253写方式控制字、向8253某计数器写计数值或从8253某计 数器读计数值。
当数据输出缓冲器为空时，接口将READY线置“1”，以及向CPU发出中 断请求信号。CPU用OUT指令或执行中断服务输出数据，把数据送到输出缓
冲器中，接口将清除READY位，并将数据输出准备就绪线置位，通知输出设
备作好接收数据准备。当设备准备好接收数据时就取走数据，然后送回数据 输出应答信号，接口据此撤销数据输出准备就绪信号，并再一次将READY线
5.1可编程并行通信接口芯片8255A
5.1.2 可编程并行接口芯片8255A
（2）方式1———选通输入/输出方式
②选通输出方式—— 方式1时输出端口对应的控制信号，如下图。OBF:输出缓冲器 满信号，输出，低电平有效。 ACK:外设响应信号，输入，低电平有效。INTR:中断请求 信号，输出，高电平有效。NTE:中断允许信号。
当接口接收到数据时，向CPU发出READY信号以及中断请求信号。CPU通过
执行IN指令或执行中断服务，将接口中输入缓冲器的数据读进CPU内部。在C PU得到数据后，接口将清除READY信号，并将数据线置成高阻状态，表明输
5.8255A的编程及应用举例 （1）8255A的控制字
①工作方式控制字8255A有三种工作方式，即方式0、方式1和方式2。工作方式控
制字的格式如右图。
5.1可编程并行通信接口芯片8255A
5.1.2 可编程并行接口芯片8255A 5.8255A的编程及应用举例 （1）8255A的控制字
5.2计数器/定时器8253
5.2.2 8253的内部结构
1.数据总线缓冲器
它是8253用于和CPU数据总线接口的8位双向三态缓冲器。通过它CPU可用 IN/OUT指令向8253写方式控制字、向8253某计数器写计数值或从8253某计 数器读计数值。
当数据输出缓冲器为空时，接口将READY线置“1”，以及向CPU发出中 断请求信号。CPU用OUT指令或执行中断服务输出数据，把数据送到输出缓
冲器中，接口将清除READY位，并将数据输出准备就绪线置位，通知输出设
备作好接收数据准备。当设备准备好接收数据时就取走数据，然后送回数据 输出应答信号，接口据此撤销数据输出准备就绪信号，并再一次将READY线
5.1可编程并行通信接口芯片8255A
5.1.2 可编程并行接口芯片8255A
（2）方式1———选通输入/输出方式
②选通输出方式—— 方式1时输出端口对应的控制信号，如下图。OBF:输出缓冲器 满信号，输出，低电平有效。 ACK:外设响应信号，输入，低电平有效。INTR:中断请求 信号，输出，高电平有效。NTE:中断允许信号。
当接口接收到数据时，向CPU发出READY信号以及中断请求信号。CPU通过
执行IN指令或执行中断服务，将接口中输入缓冲器的数据读进CPU内部。在C PU得到数据后，接口将清除READY信号，并将数据线置成高阻状态，表明输
微机原理与接口技术 第5章课后作业答案
4
D0～ D7 8088系统 BUS
D0～ D7 · · · A0 SRAM 6116
A0 A 10
MEMW
A 10
R/W OE D0～ D7 CS
MEMR
D0～ D7 A0 · · ·
A0 A 10 R/W OE CS
A 10
MEMW MEMR & A 18 A 17 A 19 A 16 A 15 A 14 A 13 A 12 A 11
5.10 74LS138译码器的接线图如教材第245页的图5-47所示，试判断其输出端Y0#、Y3#、Y5#和 Y7＃所决定的内存地址范围。
解：因为是部分地址译码（A17不参加译码），故每个译码输出对应2个地址范围： Y0＃：00000H ～ 01FFFH 和 20000H ～ 21FFFH Y3＃：06000H ～ 07FFFH 和 26000H ～ 27FFFH
5.2 为什么动态RAM需要定时刷新？
解：DRAM的存储元以电容来存储信息，由于存在漏电现象，电容中存储的电荷会逐渐泄漏，从而使信息丢失或出 现错误。因此需要对这些电容定时进行“刷新”。 5.3 CPU寻址内存的能力最基本的因素取决于___________。 解：地址总线的宽度。 5.4 试利用全地址译码将6264芯片接到8088系统总线上，使其所占地址范围为32000H～33FFFH。 解：将地址范围展开成二进制形式如下图所示。 0011 0010 0000 0000 0000 0011 0011 1111 1111 1111
解：
（1）特点是：它结合了RAM和ROM的优点，读写速度接近于RAM，断电后信息又不会丢失。 （2）28F040的编程过程详见教材第222～223页。 5.14 什么是Cache？它能够极大地提高计算机的处理能力是基于什么原理？ 解： （1）Cache 是位于CPU与主存之间的高速小容量存储器。 （2）它能够极大地提高计算机的处理能力，是基于程序和数据访问的局部性原理。 5.15 若主存DRAM的的存取周期为70ns，Cache的存取周期为5ns，有它们构成的存储器的平 均存取周期是多少？ 解：平均存取周期约为 70×0.1ns + 5×0.9ns =11.5ns。
微机原理与接口技术-第5章ppt课件
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9
§5-1 存储器分类
二、按性质分类 ：随机存取存储器、只读存储器
1. RAM随机存取存储器（Random Access Memory）
CPU能将数据随机地写入或读出RAM 。断电所存数据全 部丢失。通常所说的内存容量大小，是指RAM存储器的容量。
⑴SRAM--静态RAM(Static RAM) ：
速度非常快，不断电内容不自动消失。集成度相对较低， 功耗也较大，高速缓冲存储器(Cache memory)用它组成。
⑵DRAM--动态RAM(Dynamic RAM)：
DRAM的内容在10-3或l0-6秒之后自动消失，必须周期性的 在内容消失之前进行刷新(Refresh)。集成度高，成本较低，耗 电 少 ， 但 需 要 刷 新 电 路 。 DRAM 运 行 速 度 较 慢 ， SRAM 比 DRAM要快2~5倍，一般，PC机的标准存储器都采用DRAM组 成。
存储器是用来存放程序和数据的部件 存储器的容量和存取速度是决定计算机性能
的重要指标。 存储器的容量越大，记忆的信息也就越多，
计算机的功能也就越强。
2020/4/23
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4
§5-1 存储器分类 ——概述
地址译码器 地址总线
地址
内容
0000H 0001H 0002H
XXXXH
读写控制总线
数据总线
存储器的逻辑结构示意图
8086系统，20条地址总线，可以寻址内存空间为1M字节； 80386系统，32条地址总线，可以寻址4GB字节。 存放内容：系统软件（系统引导程序、监控程序或者操作系统 中的ROM BIOS等）以及当前要运行的应用软件。
2020/4/23
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§5-1 存储器分类
微机原理与接口技术课件PPT
1 统一编址方式
从存储器空间划出一部分地址空间给I/O设备，把I/O 接口中的端口当作存储器单元一样进行访问，不设置 专门的I/O指令 优点： 访问I/O端口可实现输入/输出操作，还可以对端口内 容进行算术逻辑运算、移位等等； 能给端口有较大的编址空间，这对大型控制系统和 数据通信系统是很有意义的；
2．状态信息
CPU 在传送数据信息之前，经常需要先了解外 设当前的状态。如输入设备的数据是否准备好 、输出设备是否忙等。
用于表征外设工作状态的信息就叫做状态信息， 它总是由外设通过接口输入给CPU的。 状态信息的长度不定，可以是1个二进制位或 多个，含义也随外1 为什么要设置接口电路
CPU与外设两者的信号线不兼容，在信号线功能定义、逻 辑定义和时序关系上都不一致 两者的工作速度不兼容，CPU速度高，外设速度低
若不通过接口，而由CPU直接对外设的操作实施控制，就 会使CPU处于穷于应付与外设打交道之中，大大降低CPU的 效率 若外部设备直接由CPU控制，也会使外设的硬件结构依赖 于CPU，对外设本身的发展不利。
用来发布控制命令、控制外设工作的 信息，例如A/D转换器的启停信号。
控制信息总是CPU通过接口发出的。
返 回
5.1.3 接口的基本功能
1 ． 2． 3. 4． 5. 6 ． 7. 8. 数据缓冲功能 端口选择功能 信号转换功能 接收和执行CPU命令的功能 中断管理功能 可编程功能 返回外设状态的功能 数据宽度与数据格式转换的功能
I/O端口地址选用的原则
凡是被系统配置所占用了的地址一律不能使用 原则上讲，未被占用的地址，用户可以选用，但 对计算机厂家申明保留的地址，不要使用，否则 会发生I/O地址重叠和冲突，造成用户开发的产品 与系统不兼容而失去使用价值 一般，用户可使用300～31FH地址
微型计算机原理及接口技术第五章(8255)
型 8255A是可编程的并行输入输出接口芯片，它具有三个8位并行 计 I/O端口 (A口、B口和C口)，其中A口可同时作为输入/输出 算 机 （双向I/O方式）端口，C口可作为位控方式。 原 1. 8255A的引脚与结构 的引脚与结构 理 (1) 8255A的引脚 及 接 口 A 、 B 、 C 三 个 端 口 各 有 8 条 端 口 I/O 线 ： PA7∼PA0 ， PB7∼PB0 和 技 PC7∼PC0，共24个引脚，用于8255A与外设之间的数据(或控制、 术 状态信号)的传送。
第9 页
第5章 数字量输入输出 章
2、Intel 8255A的工作方式及编程 、 的工作方式及编程
微 8255A的工作方式（初始化编程） 型 计 8255A在使用前要先写入一个工作方式控制字，以指定A、 算 机 B、C三个端口各自的工作方式。8255A共有三种工作方式： 原 理 1）方式0——基本输入输出方式，即无须联络就可以直接进行 及 8255A与外设之间的数据输入或输出操作。A口、B口、C口的 接 口 高4位和低4位均可设置为方式0。 技 术
第 20 页
A口工作于方式1输入时，用PC5∼PC3作联络线。B口工作于方
第5章 数字量输入输出 章
微 有效。当IBF有效时，表示当前已有一个新数据进入端口A或 型 计 端口B缓冲器，尚未被CPU取走，外设不能送新的数据。一旦 算 CPU完成数据读入操作后，IBF便复位(变为低电平)。 机 INTR(Interrupt Request)：中断请求信号，输出，高电平有 原 理 效。在中断允许信号INTE=1且IBF=1的条件下，由STB信号的 及 后沿(上升沿)产生，该信号可接至中断管理器8259A作中断请 接 求。它表明数据端口已输入一个新数据。若CPU响应此中断请 口 求，则读入数据端口的数据，并由RD信号的下降沿使INTR复 技 术 位(变为低电平)。
单片机原理及接口技术第5章习题答案
1、什么是中断和中断系统？其主要功能是什么？答：当CPU正在处理某件事情的时候，外部发生的某一件事件请求CPU迅速去处理，于是，CPU暂时中止当前的工作，转去处理所发生的事件，中断服务处理完该事件以后，再回到原来被终止的地方，继续原来的工作。
这种过程称为中断，实现这种功能的部件称为中断系统。
功能：（1）使计算机具有实时处理能力，能对外界异步发生的事件作出及时的处理（2）完全消除了CPU在查询方式中的等待现象，大大提高了CPU的工作效率（3）实现实时控制2、试编写一段对中断系统初始化的程序，使之允许INT0，INT1，TO，串行口中断，且使T0中断为高优先级中断。
解：MOV IE, #097HMOV IP, #02H3、在单片机中，中断能实现哪些功能？答：有三种功能：分时操作，实时处理，故障处理4、89C51共有哪些中断源？对其中端请求如何进行控制？答：（1）89C51有如下中断源①INT0:外部中断0请求，低电平有效②INT1:外部中断1请求，低电平有效③T0：定时器、计数器0溢出中断请求④T1：定时器、计数器1溢出中断请求⑤TX/RX：串行接口中断请求（2）通过对特殊功能寄存器TCON、SCON、IE、IP的各位进行置位或复位等操作，可实现各种中断控制功能5、什么是中断优先级？中断优先处理的原则是什么？答：中断优先级是CPU相应中断的先后顺序。
原则：（1）先响应优先级高的中断请求，再响应优先级低的（2）如果一个中断请求已经被响应，同级的其它中断请求将被禁止（3）如果同级的多个请求同时出现，则CPU通过内部硬件查询电路，按查询顺序确定应该响应哪个中断请求查询顺序：外部中断0→定时器0中断→外部中断1→定时器1中断→串行接口中断6、说明外部中断请求的查询和响应过程。
答：当CPU执行主程序第K条指令，外设向CPU发出中断请求，CPU接到中断请求信号并在本条指令执行完后，中断主程序的执行并保存断点地址，然后转去响应中断。
微机原理与接口技术课后习题与参考答案
微机原理与接口技术课后习题与参考答案-标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII第一章课后习题1.1 把下列十进制数转换成二进制数、八进制数、十六进制数。
① 16.25 ② 35.75 ③ 123.875 ④ 97/1281.2 把下列二进制数转换成十进制数。
① 10101.01 ② 11001.0011 ③ 111.01 ④ 1010.11.3 把下列八进制数转换成十进制数和二进制数。
① 756.07 ② 63.73 ③ 35.6 ④ 323.451.4 把下列十六进制数转换成十进制数。
① A7.8 ② 9AD.BD ③ B7C.8D ④ 1EC1.5 求下列带符号十进制数的8位补码。
① +127 ② －1 ③ －0 ④ -1281.6 求下列带符号十进制数的16位补码。
① +355 ② －11.7 计算机分那几类各有什么特点1.8 简述微处理器、微计算机及微计算机系统三个术语的内涵。
1.9 80X86微处理器有几代各代的名称是什么1.10 你知道现在的微型机可以配备哪些外部设备？1.11 微型机的运算速度与CPU的工作频率有关吗？1.12 字长与计算机的什么性能有关？习题一参考答案1.1 ① 16.25D=10000.01B=20.2Q=10.4H② 35.75D=100011.11B=43.6Q=23.CH③ 123.875D=1111011.111B=173.7Q=7B.EH④ 97/128D=64/123+32/128+1/128=0.1100001B=0.604Q=0.C2H1.2 ① 10101.01B=21.25D ② 11001.0011B=25.1875D③ 111.01B=7.25D ④ 1010.1B=10.5D1.3 ① 756.07Q=111101110.000111B=494.109D ②63.73Q=110011.111011B=51.922D③ 35.6Q=11101.110B=29.75D ④ 323.45Q=11010011.100101B=211.578D1.4 ① A7.8H=167.5D ② 9AD.BDH=2477.738D③ B7C.8D=2940.551D ④ 1ECH=492D1.5 ① [+127]补=01111111 ② [－1] 补= 11111111③ [－0] 补=00000000 ④[-128] 补=100000001.6 ① [+355] 补= 0000000101100011 ② [－1] 补= 1111 1111 1111 11111.7 答：传统上分为三类：大型主机、小型机、微型机。
微机原理及接口技术课件第5章 存储器
引脚号
2764
27128
27256
27512
引脚号
2764
27128
27256
27512
1
VPP
VPP
VPP
A15
15
D3
D3
D3
D3
2
A12
A12
A12
A12
16
D4
D4
D4
D4
3
A7
A7
A7
A7
17
D5
D5
D5
D5
4
A6
A6
A6
A6
18
D6
D6
D6
D6
5
A5
A5
A5
A5
19
D7
D7
D7
D7
6
A4
例如：6264静态RAM的容量为8K x 8bit NMC41257的容量为256K x 1bit
某一芯片有多少个存储单元，每个存储单元存储若干位，由于其数值一般 都比较大，存储容量常以字节（Byte）表示。因此常以K表示210，以M表示 220，G表示230。如256KB等于256×210×8bit，32MB等于32×220×8bit。
A4
行 译
存储器阵列
VCC
…
…
码
128x128
GND
A10
WE
I/O1
…
…
…
输入数 据控制
列I/O 列译码
OE
I/O8
CE
…
… …
…
CE
1
WE
0 0
＆ 0
A0A1A2A3
0
微机原理与接口技术PPT第5章 存储器知识课件
2020/10/1
DRAM结构特点
• DRAM的地址线是复用的，即地址线分 为行地址和列地址两部分。在对存储单 元进行访问时，由行地址选通信号RAS 把行地址送入行地址锁存器；再由列地 址选通信号CAS把列地址送入列地址锁 存器
• CPU与DRAM之间的信息交换由DRAM 控制器完成。
2020/10/1
PC机中分级存储器结构
2020/10/1
可编程可擦除ROM(EPROM)
• EPROM特点 • EPROM芯片 Intel2764 • EPROM工作方式
2020/10/1
EPROM特点
• ROM和PROM的内容一旦写入，就无法 改变，而EPROM却允许用户根据需要对 它编程，且可以多次用紫外光照射进行 擦除和重写
2020/10/1
偶地址和奇地址存储体的选择
• A0和BHE分别选择偶地址和奇地址存储 体；
• 若A0=0选中偶地址存储体，即连接到数 据总线的低8位；若BHE=0选中奇地址存 储体，即连接到数据总线的高8位；若A0 和BHE均为0，两个存储体全选中，读/ 写一个字
2020/10/1
字、字节读写逻辑
• 选择8086地址总线A0～A19中的低A_0_~_A_10_ 地址线进行片内寻址
• 选择8086地址总线A0～A19中的高A_1_1_~_A1_9 地址线进行片间寻址
2020/10/1
片间寻址地址线的译码
采用部分译码方式：
1# RAM芯片的片选端 2# RAM芯片的片选端 3# RAM芯片的片选端 4# RAM芯片的片选端
74LS138芯片介绍
2020/10/1
存储器芯片数目的确定
• 存储器系统的总容量为8K×8，即8K字 节
DRAM结构特点
• DRAM的地址线是复用的，即地址线分 为行地址和列地址两部分。在对存储单 元进行访问时，由行地址选通信号RAS 把行地址送入行地址锁存器；再由列地 址选通信号CAS把列地址送入列地址锁 存器
• CPU与DRAM之间的信息交换由DRAM 控制器完成。
2020/10/1
PC机中分级存储器结构
2020/10/1
可编程可擦除ROM(EPROM)
• EPROM特点 • EPROM芯片 Intel2764 • EPROM工作方式
2020/10/1
EPROM特点
• ROM和PROM的内容一旦写入，就无法 改变，而EPROM却允许用户根据需要对 它编程，且可以多次用紫外光照射进行 擦除和重写
2020/10/1
偶地址和奇地址存储体的选择
• A0和BHE分别选择偶地址和奇地址存储 体；
• 若A0=0选中偶地址存储体，即连接到数 据总线的低8位；若BHE=0选中奇地址存 储体，即连接到数据总线的高8位；若A0 和BHE均为0，两个存储体全选中，读/ 写一个字
2020/10/1
字、字节读写逻辑
• 选择8086地址总线A0～A19中的低A_0_~_A_10_ 地址线进行片内寻址
• 选择8086地址总线A0～A19中的高A_1_1_~_A1_9 地址线进行片间寻址
2020/10/1
片间寻址地址线的译码
采用部分译码方式：
1# RAM芯片的片选端 2# RAM芯片的片选端 3# RAM芯片的片选端 4# RAM芯片的片选端
74LS138芯片介绍
2020/10/1
存储器芯片数目的确定
• 存储器系统的总容量为8K×8，即8K字 节
微机原理与接口技术优秀课件
存器以及存储单元都集成在一个芯片中，体积特别小 功耗低，一般为几十毫瓦(mW)
第5章 微机的存储系统
5.2 半导体存储器的基本知识
5.2.2 半导体存储器芯片的结构
地
AB 地
址
址 译 码
锁
和
存
驱
动
存储体
读写控制 CB
I/O
控 DB
制
电
路
第5章 微机的存储系统
5.2 半导体存储器的基本知识
5.2.2 半导体存储器芯片的结构
只读 可编程只读存储器PROM
存
存储器 可擦除可编程只读存储器EPROM ROM 电可擦可编程只读存储器EEPROM
储
快闪存储器Flash Memory
器
磁表面 存储器
磁盘存储器 磁带存储器
硬盘 软盘
光介质存储器
第5章 微机的存储系统
5.1 存储器概述
5.1.1 存储器的分类——按信息的可保存性分类
➢ 价格/位——常用每字节或每MB成本表示，即C=价格/容量
➢ 可靠性——通常用平均无故障工作时间（Mean Time Between Failures，简称MTBF）即两次故障之间的平均时间来衡量。
第5章 微机的存储系统
5.1 存储器概述
5.1.3 存储系统的概念
存储系统由存放程序和数据的各类存储设备及相关软件构成。
➢ 辅助存储器——又称外部存储器，主要用来存放当前暂时不 参加运算的程序和数据，通常CPU不直接访问辅存。
➢ 高速缓冲存储器(Cache)——用于弥补计算机内部各器件之间 的速度差异。主要采用双极型(TTL)半导体存储器件。
第5章 微机的存储系统
5.1 存储器概述
第5章 微机的存储系统
5.2 半导体存储器的基本知识
5.2.2 半导体存储器芯片的结构
地
AB 地
址
址 译 码
锁
和
存
驱
动
存储体
读写控制 CB
I/O
控 DB
制
电
路
第5章 微机的存储系统
5.2 半导体存储器的基本知识
5.2.2 半导体存储器芯片的结构
只读 可编程只读存储器PROM
存
存储器 可擦除可编程只读存储器EPROM ROM 电可擦可编程只读存储器EEPROM
储
快闪存储器Flash Memory
器
磁表面 存储器
磁盘存储器 磁带存储器
硬盘 软盘
光介质存储器
第5章 微机的存储系统
5.1 存储器概述
5.1.1 存储器的分类——按信息的可保存性分类
➢ 价格/位——常用每字节或每MB成本表示，即C=价格/容量
➢ 可靠性——通常用平均无故障工作时间（Mean Time Between Failures，简称MTBF）即两次故障之间的平均时间来衡量。
第5章 微机的存储系统
5.1 存储器概述
5.1.3 存储系统的概念
存储系统由存放程序和数据的各类存储设备及相关软件构成。
➢ 辅助存储器——又称外部存储器，主要用来存放当前暂时不 参加运算的程序和数据，通常CPU不直接访问辅存。
➢ 高速缓冲存储器(Cache)——用于弥补计算机内部各器件之间 的速度差异。主要采用双极型(TTL)半导体存储器件。
第5章 微机的存储系统
5.1 存储器概述
2021年微机原理与接口技术5章-pptx
➢ PC总线 ⚫ 地址线：20条，A0~A19，寻址空间是1MB。 ⚫ 数据线：8条，D0~D7 ⚫ 读写控制线：存储器写控制信号、存储器读控制信号、I/O写控制信号、 I/O读控制信号、I/O CH RDY：通道就绪信号 ⚫ PC总线共有62条信号线，A、B两面各有31条信号线。 ⚫ ALE：地址锁存信号。 ⚫ 中断控制线：IRQ2~IRQ7：中断请求信号； ⚫ DMA控制线：DRQ1~DRQ3：DMA请求信号，DACK 0~ DACK 3 DMA应答 信号。 ⚫ AEN：地址允许信号，在进行DMA操作时，AEN为高电平，只有在 AEN是低电平时，才可以进行一般的I/O操作； ⚫ T/C：终止DMA计数，标识一个通道DMA操作的结束。 ⚫ 其他控制线例如时钟输入、振荡器输出、复位驱动，电源和地，等。
要妥善解决总线握手和总线仲裁问题。
5.2 8086最大模式总线信号的形成
➢ 8088最大模式下的总线信号是PC总线的主 要组成部分。PC总线是最简单的总线标准。 它也是ISA总线的主要组成部分。了解PC总 线可以了解最基本的总线信号有哪些。
5.2 8086最大模式总线信号的形成
5.2 8086最大模式总线信号的形成
⚫ 使用533MHz工作频率的PCI-X 533标准则更是 达到4.2GB/s的高水平。
5.1 总线概述
➢ PCI Express 总线
⚫ 它是2001年以后提出的。它采用串行方式传输数据， 而依靠高频率来获得高性能，因此PCI Express也被人 称为“串行PCI”。
⚫ 由于串行传输信号干扰比较小，总线频率提升比较容 易。其次，PCI Express采用全双工运作模式，发送数 据和接收数据可以同时进行。第三，PCI Express没有 沿用传统的共享式结构，它采用点对点工作模式，可 以避免多个设备争抢带宽的情形发生。由于工作频率 高达2.5GHz，单通道双工的PCI Express总线总带宽可 达到500MB/s。
要妥善解决总线握手和总线仲裁问题。
5.2 8086最大模式总线信号的形成
➢ 8088最大模式下的总线信号是PC总线的主 要组成部分。PC总线是最简单的总线标准。 它也是ISA总线的主要组成部分。了解PC总 线可以了解最基本的总线信号有哪些。
5.2 8086最大模式总线信号的形成
5.2 8086最大模式总线信号的形成
⚫ 使用533MHz工作频率的PCI-X 533标准则更是 达到4.2GB/s的高水平。
5.1 总线概述
➢ PCI Express 总线
⚫ 它是2001年以后提出的。它采用串行方式传输数据， 而依靠高频率来获得高性能，因此PCI Express也被人 称为“串行PCI”。
⚫ 由于串行传输信号干扰比较小，总线频率提升比较容 易。其次，PCI Express采用全双工运作模式，发送数 据和接收数据可以同时进行。第三，PCI Express没有 沿用传统的共享式结构，它采用点对点工作模式，可 以避免多个设备争抢带宽的情形发生。由于工作频率 高达2.5GHz，单通道双工的PCI Express总线总带宽可 达到500MB/s。
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解：连接如下图所示。测试程序段如下：
OK
DB
‘OK!’,$
WRONG DB
‘Wrong!’,$
…
MOV
AX, 6100H
MOV
ES, AX
3
MOV
DI, 0
MOV
CX, 1000H
MOV
AL, 55H
REP
STOSB
MOV
DI, 0
MOV
CX, 1000H
REPZ SCASB
JZ
DISP_OK
LEA
DX, WRONG
MOV
AH, 9
INT
21H
HLT
DISP_OK:
LEA
DX, OK
MOV
AH, 9
INT
21H
HLT
4
D0～ D7
8088系统 BUS
A0 A 10
· · ·
MEMW
MEMR
D0～ D7
A0
SRAM 6116
A 10
R/W
CS
OE
D0～ D7
D0～ D7
A0 A 10
· · ·
围为0FE000H～0FFFFFH，RAM的地址范围为0F0000H～0F1FFFH。试利用74LS138译码， 画出存储器与CPU的连接图，并标出总线信号名称。 解：连接如下图所示。
6
D0～ D7
8088系统 BUS
A0 A 12
· · ·
MEMW
MEMR
D0～ D7ຫໍສະໝຸດ 6264A0CS2
+5V
A 12
就是字扩展。 （2）当存储芯片每个单元的字长小于所需内存单元字长时，需要用多个芯片构成满足字长要求
的存储模块，这就是位扩展。 （3）用户在市场上购买内存条进行内存扩充，所做的是字扩展的工作。 5.10 74LS138译码器的接线图如教材第245页的图5-47所示，试判断其输出端Y0#、Y3#、Y5#和
。EPROM用紫外线擦除，EEPROM用电擦除。 。EPROM是整片擦除，EEPROM可以整片擦除，也可以逐个字节地擦除。 5.13 试说明FLASH EEPROM芯片的特点及28F040的编程过程。（不要求） 解： （1）特点是：它结合了RAM和ROM的优点，读写速度接近于RAM，断电后信息又不会丢失。 （2）28F040的编程过程详见教材第222～223页。 5.14 什么是Cache？它能够极大地提高计算机的处理能力是基于什么原理？ 解： （1）Cache 是位于CPU与主存之间的高速小容量存储器。 （2）它能够极大地提高计算机的处理能力，是基于程序和数据访问的局部性原理。 5.15 若主存DRAM的的存取周期为70ns，Cache的存取周期为5ns，有它们构成的存储器的平 均存取周期是多少？ 解：平均存取周期约为 70×0.1ns + 5×0.9ns =11.5ns。
5.7 设某微型机的内存RAM区的容量位128KB，若用2164芯片构成这样的存储器，需 多少2164芯片？至少需多少根地址线？其中多少根用于片内寻址？多少根用于片选 译码？
解：
（1）每个2164芯片的容量为64K×1bit，共需128/64×8＝16片。
（2）128KB容量需要地址线17根。
（3）16根用于片内寻址。
（4）1根用于片选译码。
注意，用于片内寻址的16根地址线要通过二选一多路器连到2164芯片，因为2164芯片 是DRAM，高位地址与低位地址是分时传送的。
5.8 现有两片6116芯片，所占地址范围为61000H～61FFFH，试将它们连接到8088系统 中。并编写测试程序，向所有单元输入一个数据，然后再读出与之比较 ，若出错 则显示“Wrong！“，全部正确则显示”OK！“。
0011 0010 0000 0000 0000 0011 0011 1111 1111 1111 6264芯片的容量为8×8KB，需要13根地址线A0～A12。而剩下的高7位地址应参加该芯片的地址译码。 电路如图所示：
1
8088系统 BUS
D0～D7
A0 A 12
MEMW MEMR
A 19
A 18 A 17 A 16 A 15 A 14 A 13
· ·
·
+5V
&
SRAM 6264
D0～D7
A0 A 12 WE CS 2 OE
CS 1
2
5.5 内存地址从20000H～8BFFFH共有多少字节？
解：共有8BFFFH－20000H＋1＝6C000H个字节。或432KB。
5.6 若采用6264芯片构成上述的内存空间，需要多少片6264芯片？
解：每个6264芯片的容量位8KB，故需432/8＝54片。
MEMW
A0
A 10 R/W
MEMR
&
G1
OE
CS
A 18 A 17
&
G 2B
Y2
A 19 A 16 A 15
≥1
G 2A
A 14
LS138
Y3
A 13
C
A 12
B
A 11
A
5
5.9 甚什么是字扩展？什么是位扩展？用户自己购买内存条进行内存扩充，是在进行何种存储 器扩展？
解： （1）当存储芯片的容量小于所需内存容量时，需要用多个芯片构成满足容量要求的存储器，这
第5章 存储器系统
5.1 内部存储器主要分为哪两类? 它们的主要区别是什么? 解: （1）分为ROM 和 RAM 。 （2）它们之间的主要区别是：
。ROM在正常工作时只能读出，不能写入。RAM则可读可写。 。断电后，ROM中的内容不会丢失，RAM中的内容会丢失。 5.2 为什么动态RAM需要定时刷新？ 解：DRAM的存储元以电容来存储信息，由于存在漏电现象，电容中存储的电荷会逐渐泄漏，从而使信息丢失或出 现错误。因此需要对这些电容定时进行“刷新”。 5.3 CPU寻址内存的能力最基本的因素取决于___________。 解：地址总线的宽度。 5.4 试利用全地址译码将6264芯片接到8088系统总线上，使其所占地址范围为32000H～33FFFH。 解：将地址范围展开成二进制形式如下图所示。
Y7＃所决定的内存地址范围。 解：因为是部分地址译码（A17不参加译码），故每个译码输出对应2个地址范围： Y0＃：00000H ～ 01FFFH 和 20000H ～ 21FFFH Y3＃：06000H ～ 07FFFH 和 26000H ～ 27FFFH Y5＃：0A000H ～ 0BFFFH 和 2A000H ～ 2BFFFH Y7＃：0E000H ～ 0FFFFH 和 2E000H ～ 2FFFFH 5.11 某8088系统用2764 ROM芯片和6264 SRAM芯片构成16KB的内存。其中，ROM的地址范
WE
CS1
OE
D0～ D7
A0 A 12
· · ·
D0～ D7 A0 A 12
2764
MEMR
OE
CE
A19
G1
A 18 A 17
&
A 16
A 15 A 14 A 13
G 2B
Y0
G 2A
LS138
Y7
C
B
A
7
5.12 叙述EPROM的编程过程，并说明EPROM和EEPROM的不同点。 （不要求） 解： （1）对EPROM芯片的编程过程详见教材第215～217页。 （2）EPROM与EEPROM的不同之处为：
OK
DB
‘OK!’,$
WRONG DB
‘Wrong!’,$
…
MOV
AX, 6100H
MOV
ES, AX
3
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DI, 0
MOV
CX, 1000H
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AL, 55H
REP
STOSB
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MOV
CX, 1000H
REPZ SCASB
JZ
DISP_OK
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DX, WRONG
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AH, 9
INT
21H
HLT
DISP_OK:
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DX, OK
MOV
AH, 9
INT
21H
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D0～ D7
8088系统 BUS
A0 A 10
· · ·
MEMW
MEMR
D0～ D7
A0
SRAM 6116
A 10
R/W
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D0～ D7
D0～ D7
A0 A 10
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围为0FE000H～0FFFFFH，RAM的地址范围为0F0000H～0F1FFFH。试利用74LS138译码， 画出存储器与CPU的连接图，并标出总线信号名称。 解：连接如下图所示。
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D0～ D7
8088系统 BUS
A0 A 12
· · ·
MEMW
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D0～ D7ຫໍສະໝຸດ 6264A0CS2
+5V
A 12
就是字扩展。 （2）当存储芯片每个单元的字长小于所需内存单元字长时，需要用多个芯片构成满足字长要求
的存储模块，这就是位扩展。 （3）用户在市场上购买内存条进行内存扩充，所做的是字扩展的工作。 5.10 74LS138译码器的接线图如教材第245页的图5-47所示，试判断其输出端Y0#、Y3#、Y5#和
。EPROM用紫外线擦除，EEPROM用电擦除。 。EPROM是整片擦除，EEPROM可以整片擦除，也可以逐个字节地擦除。 5.13 试说明FLASH EEPROM芯片的特点及28F040的编程过程。（不要求） 解： （1）特点是：它结合了RAM和ROM的优点，读写速度接近于RAM，断电后信息又不会丢失。 （2）28F040的编程过程详见教材第222～223页。 5.14 什么是Cache？它能够极大地提高计算机的处理能力是基于什么原理？ 解： （1）Cache 是位于CPU与主存之间的高速小容量存储器。 （2）它能够极大地提高计算机的处理能力，是基于程序和数据访问的局部性原理。 5.15 若主存DRAM的的存取周期为70ns，Cache的存取周期为5ns，有它们构成的存储器的平 均存取周期是多少？ 解：平均存取周期约为 70×0.1ns + 5×0.9ns =11.5ns。
5.7 设某微型机的内存RAM区的容量位128KB，若用2164芯片构成这样的存储器，需 多少2164芯片？至少需多少根地址线？其中多少根用于片内寻址？多少根用于片选 译码？
解：
（1）每个2164芯片的容量为64K×1bit，共需128/64×8＝16片。
（2）128KB容量需要地址线17根。
（3）16根用于片内寻址。
（4）1根用于片选译码。
注意，用于片内寻址的16根地址线要通过二选一多路器连到2164芯片，因为2164芯片 是DRAM，高位地址与低位地址是分时传送的。
5.8 现有两片6116芯片，所占地址范围为61000H～61FFFH，试将它们连接到8088系统 中。并编写测试程序，向所有单元输入一个数据，然后再读出与之比较 ，若出错 则显示“Wrong！“，全部正确则显示”OK！“。
0011 0010 0000 0000 0000 0011 0011 1111 1111 1111 6264芯片的容量为8×8KB，需要13根地址线A0～A12。而剩下的高7位地址应参加该芯片的地址译码。 电路如图所示：
1
8088系统 BUS
D0～D7
A0 A 12
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A 19
A 18 A 17 A 16 A 15 A 14 A 13
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SRAM 6264
D0～D7
A0 A 12 WE CS 2 OE
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5.5 内存地址从20000H～8BFFFH共有多少字节？
解：共有8BFFFH－20000H＋1＝6C000H个字节。或432KB。
5.6 若采用6264芯片构成上述的内存空间，需要多少片6264芯片？
解：每个6264芯片的容量位8KB，故需432/8＝54片。
MEMW
A0
A 10 R/W
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OE
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A 18 A 17
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A 14
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5.9 甚什么是字扩展？什么是位扩展？用户自己购买内存条进行内存扩充，是在进行何种存储 器扩展？
解： （1）当存储芯片的容量小于所需内存容量时，需要用多个芯片构成满足容量要求的存储器，这
第5章 存储器系统
5.1 内部存储器主要分为哪两类? 它们的主要区别是什么? 解: （1）分为ROM 和 RAM 。 （2）它们之间的主要区别是：
。ROM在正常工作时只能读出，不能写入。RAM则可读可写。 。断电后，ROM中的内容不会丢失，RAM中的内容会丢失。 5.2 为什么动态RAM需要定时刷新？ 解：DRAM的存储元以电容来存储信息，由于存在漏电现象，电容中存储的电荷会逐渐泄漏，从而使信息丢失或出 现错误。因此需要对这些电容定时进行“刷新”。 5.3 CPU寻址内存的能力最基本的因素取决于___________。 解：地址总线的宽度。 5.4 试利用全地址译码将6264芯片接到8088系统总线上，使其所占地址范围为32000H～33FFFH。 解：将地址范围展开成二进制形式如下图所示。
Y7＃所决定的内存地址范围。 解：因为是部分地址译码（A17不参加译码），故每个译码输出对应2个地址范围： Y0＃：00000H ～ 01FFFH 和 20000H ～ 21FFFH Y3＃：06000H ～ 07FFFH 和 26000H ～ 27FFFH Y5＃：0A000H ～ 0BFFFH 和 2A000H ～ 2BFFFH Y7＃：0E000H ～ 0FFFFH 和 2E000H ～ 2FFFFH 5.11 某8088系统用2764 ROM芯片和6264 SRAM芯片构成16KB的内存。其中，ROM的地址范
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D0～ D7 A0 A 12
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5.12 叙述EPROM的编程过程，并说明EPROM和EEPROM的不同点。 （不要求） 解： （1）对EPROM芯片的编程过程详见教材第215～217页。 （2）EPROM与EEPROM的不同之处为：