时序逻辑电路练习题
时序电路练习题
时序电路习题一、填空1、寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
2、双拍工作方式的数码寄存器工作时需_____________。
3、按计数器中各触发器翻转时间可分为_________，________。
4、触发器有______个稳定状态，所以也称____________。
5、时序电路主要由________和 ________所构成，是一种具有_______功能的逻辑电路，常见的时序电路类型有___________和__________6、计数器的功能是_______________________,按计数时个触发器状态转换与计数脉冲是否同步，可分为__________和________。
_________计数器是各种计数器的基础。
7、4个触发器构成的8421BCD 码计数器，共有_______个无效状态，即跳过二进制数码_______到_______6个状态。
8、具有3个触发器的二进制计数器，他又_______种计数状态；具有4个触发器的二进制计数器，它有_____种计数状态。
9、JK 触发器是________（为1有效边沿有效）。
10. 1n n n Q JQ KQ +=+是_______触发器的特性方程。
11、1n n Q S RQ +=+是________触发器的特性方程，其约束条件为__________。
12、1n n n Q TQ TQ +=+是_____触发器的特征方程。
13、我们可以用JK 触发器转换成其他逻辑功能触发器，令__________________，即转换成T 触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。
二、选择1、存储8位二进制信息要（）个触发器。
2、对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。
时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题时序逻辑电路的特点是什么?时序逻辑电路与组合电路有何区别?在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
第七章 时序逻辑电路题库
1.JK触发器可完成：保持、置0、置1、翻转四种功能。
（对）2、JK触发器只有置0、置1两种功能。
（错）3、JK触发器只有保持、翻转两种功能。
（错）4、JK触发器可完成：保持、置0、置1、计数四种功能。
（错）5、RS触发器没有不确定的输出状态。
（错）6、RS触发器有不确定的输出状态。
（对）7、仅具有保持和翻转功能的触发器是RS触发器。
（错）8、仅具有保持和翻转功能的触发器是T触发器。
（对）9、仅具有保持和翻转功能的触发器是T’触发器。
（错）10、仅具有翻转功能的触发器是T’触发器。
（对）11、同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（对）12、同步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（错）13、异步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（对）14、异步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（错）15、触发器在某一时刻的输出状态，不仅取决于当时输入信号的状态，还与电路的原始状态有关。
（对）16、触发器进行复位后，其两个输出端均为0.（错）17、触发器进行复位后，其两个输出端均为1.（错）18、触发器与组合电路两者都没有记忆能力。
（错）19、基本RS触发器要受时钟脉冲的控制。
（错）20、Qn+1表示触发器原来所处的状态，即现态。
（错）21、Qn表示触发器原来所处的状态，即现态。
（对）22、当CP处于下降沿时，触发器的状态一定发生翻转。
（错）23、当CP处于上升沿时，触发器的状态一定发生翻转。
（错）24、所谓单稳态触发器，只有一个稳定状态，而不具有其他的状态。
（错）25、JK触发器能够克服RS触发器存在的缺点。
（对）26、寄存器具有记忆功能，可用于暂存数据。
（对）27、74LS194可执行左移、右移、保持等几种功能。
（对）28、在异步计数器中，当时钟脉冲到达时，各触发器的翻转是同时发生的。
（错）29、可逆计数器既能作加法计数，又能作减法计数。
（对）30、 计数器计数前不需要先清零。
专题16 时序逻辑电路
专题16 时序逻辑电路一、单项选择题1．（2019年高考题，第41题）如图所示同步RS触发器的符号，该触发器CP端触发方式正确的是A．上升沿触发 B．下降沿触发 C．高电平触发 D．低电平触发第41题图2．（2019年高考题，第42题）如图所示的组合逻辑电路，为使输出端Y＝1，则输入A、B、C、D端有（）A．4种组合 B．3种组合 C．2种组合 D．1种组合第42题图3．（2019年高考题，第43题）如图所示，设D触发器的初态为0，信号A接到CP端，则Q端输出波形正确的是（）第43题图4．（2018年高考题，第42题）如图所示，电路具有( )A．置“0”功能 B．置“1”功能 C．D触发器功能 D．T触发器功能第42题图5．（2017年高考题，第41）如图所示电路，把K触发器的K两端用非门相连接，则连接后的触发器具有 ( )A．置反、置0和置1功能 B．置反功能C．置0和置1功能 D．与K触发器相同功能6．（2019年第一次联考题，第38题）设所有触发器的初始状态皆为0，触发器在时钟信号作用下输出电压波形不为0的是( )7．（2019年第二次联考题，第40题）设集成十进制加法计数器的初始状态为Q3Q2Q1Q0＝0000，输入频率为10 kHz的CP脉冲，则Q3的频率为。
( )A．1 kHz B．1.25 kHz C．2.5 kHz D．5 kHz8．（2019年第二次联考题，第41题）如图所示电路具有的功能是( )A．置0 B．置1 C．保持 D．计数第41题图（2019年第三次联考题，第39题）如果一个寄存器的数码是“同时输入，同时输出”，9．则该寄存器是采用。
( )A．串行输入，串行输出 B．串行输入，并行输出C．并行输入，串行输出 D．并行输入，并行输出10．（2018年第一次联考题，第41题）有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是( )A．1011—0110—1100—1000—0000 B．1011—0101—0010—0001—0000A．1011—1000—1100—0110—0000 B．1011—0001—0010—0101—000011．（2018年第一次联考题，第42题）电路如图所示(图中为下降沿JK触发器)，触发器当前状态Q3Q2Q1为011，则在时钟脉冲作用下，触发器下一状态为( )第42题图A．110 B．100 C．010 D．00012．（2018年第二次联考题，第38题）在同步触发器中，当S＝0，R＝1时，CP脉冲作用后，触发器处于( )A．原状态 B．0状态 C．1状态 D．不确定13．（2018年第二次联考题，第40题）现对全班38位同学进行编码，至少需要的二进制码的位数是( )A．5位 B．6位 C．7位 D．38位14．（2018年第二次联考题，第41题）下列电路中，属于时序逻辑电路的是( ) A．译码器 B．计数器 C．全加器 D．比较器15．（2018年第三次联考题，第38题）集成电路74LS148是________优先编码器。
时序逻辑电路试题及答案
时序逻辑电路试题及答案一、单选题1.CP有效时，若JK触发器状态由1翻转为0，则此时JK输入端必定有A、J=0B、J=1C、K=0D、K=1【正确答案】：D2.主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。
A、低电平期间B、高电平期间C、上升沿时刻D、下降沿时刻【正确答案】：D3.仅具有置0和置1功能的触发器是A、RS触发器B、JK触发器C、D触发器D、T触发器【正确答案】：C4.关于JK触发器的错误表述是A、对于输入信号没有制约条件B、不允许JK同时为1C、允许JK同时为1D、允许JK同时为0【正确答案】：B5.D触发器当D=Q时，实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：C6.JK触发器有( )触发信号输入端。
A、一个B、二个C、三个D、四个【正确答案】：B7.下列哪项表示基本RS触发器的符号A、B、C、D、【正确答案】：A8.D触发器在CP脉冲有效的情况下能实现的功能是A、置0和置1B、置1和保持C、置0和保持D、保持和翻转【正确答案】：A9.基本RS触发器是( )。
A、组合逻辑电路B、单稳态触发器C、双稳态触发器D、无稳态触发器10.双D集成触发器CD4013的时钟脉冲CP的引脚是A、14脚B、7脚C、3脚与11脚D、5脚与11脚【正确答案】：C11.与非型同步RS触发器，CP=1期间，( )，触发器维持原态。
A、R=0，S=0B、R=0，S=1C、R=1，S=0D、R=1，S=1【正确答案】：A12.主从JK触发器的初态为0，JK=01时，经过2021个触发脉冲后，其状态变化及输出状态为A、一直为0B、由0变为1，然后一直为1C、在01间翻转，最后为1D、在01间翻转，最后为013.对双JK集成触发器74LS112引脚功能叙述错误的是A、16脚是VccB、8脚是GNDC、1脚是CP1D、16脚是GND【正确答案】：D14.D触发器用作计数型触发器时，输入端D的正确接法是A、D=0B、D=1C、D=D=Q【正确答案】：C15.JK触发器中，当JK取值相同时，则Q等于A、J⊕QB、QC、1D、016.在RS触发器的逻辑符号中表示A、低电平时置1B、高电平时置1C、低电平时置0D、高电平时置0【正确答案】：C17.JK触发器，若J=，K= Q，则可实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：D18.D触发器有( )触发信号输入端。
第6章_时序逻辑电路
数字电子技术（第5版）第6章时序逻辑电路1.(334)利用（）可以把集成计数器设计成初态不为零的计数器。
答案.反馈置数法2.(318)时序逻辑电路由( ) 和( ) 两部分组成。
答案.组合电路存储电路3.(337)一个4位的扭环形计数器有（）个状态。
答案. 84.(335)集成计数器的级联方式有（）和（）两种方式。
答案.异步同步5.(333)利用（）和（）可以改变集成计数器的计数长度。
答案.反馈归零法反馈置数法6.(332)一个模为24的计数器，能够记录到的最大计数值是（）。
答案. 237.(331)计数器的模表示计数器的（）计数长度。
答案.最大8.(329)构成时序电路的各触发器的时钟输入端都接在一起，这种时序电路称为（）。
答案.同步时序电路9.(328)时序电路的输出不仅与电路的（）有关，还与电路的（）有关。
答案.现态输入信号10.(327)摩尔型时序电路的输出仅由电路的（）决定，而与电路的( ) 无关。
（注：教材中没有讲述摩尔型电路的概念，故删去此题）答案.现态输入信号11.(326) 时序逻辑电路的功能描述有 ( ) 、 ( ) 、 ( ) 、 ( ) 。
答案. 逻辑方程式 状态表 状态图 时序图12.(330) 异步时序电路中的各触发器的状态转换 （ ）同一时刻进行的。
答案. 不是在13.(336) 一个4位的环形计数器有（ ）个状态。
答案. 414.(325) 时序逻辑电路可分为 （ ） 和 ( ) 两大类。
答案. 同步时序电路 异步时序电路15.(354) 分析如图7307所示电路，说明其功能。
图7307输 入输 出CR LD T CT P CT CP 3D 2D 1D 0D 3Q 2Q 1Q 0QCO0 × × × × × × × × 000 10××↑3d 2d 1d 0d 3d 2d 1d 0d1111↑×××× 计数 110×××××× 保持 11××××××保持答案. 经分析知，采用了74LS160的同步置数功能。
数字电子技术时序逻辑电路习题
5、画逻辑电路图
T1 = Q1 + XQ0 T0 = XQ0 + XQ0 Z = XQ1Q0
第43页/共55页
6、检查自启动
全功能状态转换表
现 入 现 态 次 态 现驱动入 现输出
Xn Q1n Q0nQ1n+1Q0n+1 T1 T0
Zn
1/0
0/0 0 0 0 0 1 0 1
0
现入 现态 次 态
X Q1 Q0 Q1 Q0 0 0 00 1 0 0 11 0 0 1 00 0
1 0 00 1 1 0 11 0 1 1 01 1 1 110 0
现驱动入 现输出
D1 D0 01 10 00
Z1 Z2
00 00 10
01 10 11 00
00 00 00 01
D1 = Q1Q0 + Q1Q0X
标题区
节目录
第14页/共55页
X/Z
S0 1/0
S1
1/1
0/0
S2
10101…
题6.2(1)的状态转移图
③ 状态间的转换关系
标题区
节目录
第15页/共55页
X/Z
0/0 S0 1/0
S1 1/0
1/1
11…
0/0
0/0
100…
S2
题6.2(1) 的原始状态转移图
标题区
节目录
第16页/共55页
(2) 解：① 输入变量为X、输出变量为Z；
S1 1/0
11…
0/0
1/1
0/0
100…
S2
题6.2(2) 的原始状态转移图
标题区
节目录
第19页/共55页
第十三章 时序逻辑电路习题及答案
第十三章时序逻辑电路习题及答案一、填空题1、数字逻辑电路常分为组合逻辑电路和两种类型。
2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与有关。
3、时序逻辑电路由两大部分组成。
4、时序逻辑电路按状态转换来分，可分为两大类。
5、时序逻辑电路按输出的依从关系来分，可分为两种类型。
6、同步时序电路有两种分析方法，一种是另一种是。
7、同步时序电路的设计过程，实为同步时序电路分析过程的过程。
8、计数器种类繁多，若按计数脉冲的输入方式不同，可分两大类。
9、按计数器进制不同，可将计数器分为。
10、按计数器增减情况不同，可将计数器分。
11、二进制计数器是逢二进一的，如果把n个触发器按一定的方式链接起来，可枸成。
12、一个十进制加法计数器需要由 J-K触发器组成。
13、三个二进制计数器累计脉冲个数为；四个二进制计数器累计脉冲个数为。
14、寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分为。
15、数码输入寄存器的方式有；从寄存器输出数码的方式有。
16、异步时序逻辑电路可分为和。
17、移位寄存器中，数码逐位输入的方式称为。
18、计数器可以从三个方面进行分类：按__ _ _方式，按_________________方式，按______________方式。
19、三位二进制加法计数器最多能累计__个脉冲。
若要记录12个脉冲需要___个触发器。
20、一个四位二进制异步加法计数器，若输入的频率为6400H Z，在3200个计数脉冲到来后，并行输出的频率分别为______H Z，_____ H Z，____ H Z，_____ H Z。
一个四位二进制加法计数器起始状态为1001，当最低位接收到4个脉冲时，各触发器的输出状态是：Q0为__；Q1为__；Q2为__；Q3为__。
21、时序逻辑电路的特点是：任意时刻的输出不仅取决于______________，而且与电路的______有关。
22、寄存器一般都是借助有________功能的触发器组合起来构成的，一个触发器存储____二进制信号，寄存N位二进制数码，就需要__个触发器。
第六章 时序逻辑电路的分析与设计典型例题
解：解题步骤如下： （ 1） 求 激 励 输 入 议 程 ：
⎧ J 3 = Q2 , ⎨ ⎩K 3 = Q2 ⎧ J 2 = Q1 , ⎨ ⎩ K 2 = Q1 ⎧ J 1 = Q3 ⊕Q1 ⎨ ⎩K1 = J 1
因 为 将 J 3 = Q 2 ， K 3 = Q2 代 入 J - K 触 发 器 次 态 方 程 ， 有
3
n +1 励 方 程 D3、 D2、 D1中 ， 然 后 根 据 D触 发 器 次 态 方 程 Q = D ， 可 知 所 有 的 非 工
作 状 态 都 能 进 入 工 作 状 态 ， 即 101→ 001； 110→ 101→ 001； 111→ 001。 因 此 电路可以自启动。 （ 6） 画 完 整 状 态 转 换 图 如 下 图 所 示 。
J 1 = Q3 Q1 + Q3 Q1 + Q2 Q1 = Q3 ⊕ Q1 + Q2 Q1
修改后，具有自启动功能的电路如下图所示。
修改后的可自启动电路
5
Q1n +1 0 0 1 1 0
D3
0 1 0 0 0
D2
1 0 0 1 0
D1
0 0 1 1 0
0 1 0 0 0
1 0 0 1 0
（ 3） 求 激 励 输 入 方 程 组 。 首 先 要 根 据 状 态 转 换 真 值 表 ， 画 D3、 D2、 D1的 卡 诺 图 ， 然 后 通 过 卡 诺 图 化 简 得 到 激 励 输 入 方 程 。 D3、 D2、 D1的 卡 诺 图 如 下 图所示。
S0— — 为 初 始 状 态 以 及 不 属 于 以 下 定 义 的 状 态 ； S1— — 收 到 首 个 1； S2— — 收 1 后 再 收 1； S3— — 收 11 后 再 收 0； S4— — 收 110 后 再 收 1。
时序逻辑电路练习题
一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。
6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。
16. 在各种寄存器中，存放N位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。
20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。
21．集成单稳态触发器的暂稳维持时间取决于。
22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。
21章 题库——时序逻辑电路+答案
第21章 触发器和时序逻辑电路一、填空题1、JK 触发器的特性方程为：=+1n Q ________________________。
2、时钟触发器按照结构和触发方式不同可分为：_________、__________、_________和主从式触发器四种。
3、T 触发器的特性方程为=+1n Q _________________。
4、4个触发器组成的寄存器可以存储__________位二进制数。
5、将JK 触发器的J 端连在Q 端上，K 端接高电平。
假设)(t Q =0，则经过50个CP 脉冲作用后，它的状态)50(+t Q =_____。
6、对于时钟RS 触发器，若要求其输出“0”状态保持不变，则输入的RS 信号应为________。
7、组成计数器的各个触发器的状态能在时钟信号到达时同时翻转,它属于__________ 计数器。
（填“同步”或“异步”）8、当JK 触发器的输入J=1，K=0时，触发器的次态Q n+1=____________。
9、若要构成十二进制计数器，最少要用__________个触发器。
10、构成一个模6的同步计数器最少要________个触发器。
11、一个 JK 触发器有____个稳态，它可存储____位二进制数。
二、选择题1、下列触发器中有空翻现象的是_________。
A 、同步式触发器B 、维持阻塞式触发器C 、主从式触发器D 、边沿式触发器 2、在以下各种电路中，属于时序电路的有__________。
A 、译码器B 、计数器C 、数据选择器D 、编码器 3、JK 触发器当J=K=1时，Q n+1=__________。
A 、0B 、1C 、Q nD 、 Q n4、下列触发器中逻辑功能最多是_______。
A 、J-K 触发器B 、D 触发器C 、T 触发器D 、T ′触发器 5、在CP 有效的情况下，当输入端D=0时，则D 触发器的输出端=+1n Q ________。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路练习题
时序逻辑电路练习题时序逻辑电路是数字电路中一种非常常见和重要的电路，它可以用于实现各种功能，包括存储器、计数器、时钟、状态机等等。
在学习时序逻辑电路的过程中，我们需要进行一些练习题来提高自己的能力和理解。
本文将为您呈现几道时序逻辑电路的练习题，希望能够帮助您更好地理解和掌握这一知识点。
练习题一：设计一个电路，实现一个4位二进制计数器。
该计数器在每个时钟上升沿时加1。
当计数器达到1111（15）时，下一个时钟上升沿时将其复位为0000（0）。
解答：我们可以使用D触发器来设计这个计数器。
首先使用四个D触发器来存储四个位的计数值，然后通过时钟信号和逻辑门来实现计数器的功能。
练习题二：设计一个电路，实现一个带有使能信号的计数器。
当使能信号为高电平时，计数器正常计数；当使能信号为低电平时，计数器保持当前计数值不变。
解答：我们可以在练习题一的基础上进行修改，添加一个与非门和一个与门来实现使能功能。
当使能信号为高电平时，与非门输出为低电平，使得计数器可以正常计数；当使能信号为低电平时，与非门输出为高电平，使得计数器的输入被禁止，从而保持当前计数值。
练习题三：设计一个电路，实现一个带有异步复位功能的计数器。
当复位信号为高电平时，计数器立即清零；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现异步复位功能。
当复位信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为低电平，将计数值清零；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
练习题四：设计一个电路，实现一个带有加载功能的计数器。
当加载信号为高电平时，计数器的值加载为输入的设定值；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现加载功能。
当加载信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为高电平，将计数器的值加载为输入的设定值；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
时序逻辑电路
第八章时序逻辑电路第一节寄存器一、单项选择题1.N个触发器可以构成能寄存位二进制数码的寄存器。
（）A.N-1B.NC.N+1D.2N2.存储8位二进制信息要个触发器。
位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（）C.D.5.由三级触发器构成环形计数器的计数摸值为（ )6.如图8-7所示电路的功能为（）A.并行输入寄存器B.移位寄存器C.计数器D.序列信号发生器7.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
（）8.现欲将一个数据串延时4个CP的时间，则最简单的办法采用（）位并行寄存器位移位寄存器进制计数器位加法器二、判断题1.时序电路中不含有记忆功能的器件。
（ )2.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。
（）3.时序逻辑电路在某一时刻的输出状态与该时刻之前的输入信号无关。
（ )4.时序电路一定不要组合电路。
（）三、多项选择题1.寄存器按照功能不同可分为（）A.数据寄存器B.移位寄存器C.暂存器D.计数器2.数码寄存器的特点是（）A.存储时间短B.速度快C.可做高速缓冲器D.一旦停电后存储数码全部消失3.移位寄存器按移位方式可分为（）A.左移移位寄存器B.右移移位寄存器C.双向移位寄存器D.集成移位寄存器第二节计数器一、填空题1.触发器有个稳定状态，它可以记录位二进制码，存储8位二进制信息需要个触发器。
2.按进位体制的不同，计数器可分为计数器和计数器等；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
3.要构成五进制计数器，至少需要个触发器。
4.设集成十进制（默认为8421码）加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP脉冲以后计数器的状态为 .5.在各种寄存器中，存放N位二进制数码需要个触发器。
《时序逻辑电路》单元基础练习题
《时序逻辑电路》单元基础练习题一、填空题1、触发器具有种稳定状态。
在输入信号消失后，能保持输出状态不变，也就是说它具有功能。
在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为信息的存贮单元。
2、主从型触发器可以避免现象的产生。
3、触发器按照逻辑功能来分，类型主要有、、和，以及只具有功能的计数型触发器。
4、与非门构成的基本RS触发器的约束条件是R+S不能为。
5、触发器电路中，S D端、R D端可以根据需要预先将触发器或，而不受的同步控制。
6、JK触发器具有、、和逻辑功能。
7、为提高触发器工作的可靠性，增强抗干扰能力，常用触发器。
其输出状态仅取决于CP 或时触发器的状态。
8、在数字电路中，按照逻辑功能和电路特点，各种数字集成电路可分为逻辑电路和逻辑电路两大类。
9、时序电路一般由具有作用的电路和具有作用的电路两部分组成。
10、常用于接收、暂存、传递数码的时序电路是。
存放n位二进制数码需要个触发器。
11、能实现操作的电路称为计数器。
计数器按CP控制方式不同可分为计数器和计数器。
进制计数器是各种计数器的基础。
12、一个完整的数字译码显示电路通常由，，和四部分组成。
13、数码寄存器采用的方式存储数码，移位寄存器具备的特点。
14、计数电路还常用作器。
15、在频率测试电路中，若在0.0002s内，显示器显示为1000，则待测频率为KH Z。
二、选择题1、基本RS 触发器电路中，触发脉冲消失后，其输出状态（ ）A ：恢复原状态B ：保持现状态C ：出现新状态D ：不能确定 2、触发器与组合逻辑电路比较（ ）A ：两者都有记忆能力B ：只有组合逻辑电路有记忆能力C ：只有触发器有记忆能力D ：两者都没有记忆能力 3、在图中，由JK 触发器构成了（ ）A ：D 触发器B ：基本RS 触发器C ：T 触发器D ：同步RS 触发器 4、D 型触发器逻辑功能为（ ）A ：置0、置1B ：置0、置1、保持C 、保持、计数D ：置0、置1、保持、计数 5、下列真值表为JK 触发器的真值表的是（A 、B 为输入）（ ）6、某四位右移寄存器初始并行输出状态为1111，若串行输入数据为1001，则第三个CP 脉冲作用下，并行输出的状态为（ ）A ：1111B ：0111C ：0011D ：1001 7、下列电路中不属于时序电路是（ ）A ：同步计数器B ：数码寄存器C ：译码器D ：异步计数器 8、为了提高电路抗干扰能力，触发脉冲宽度是（ ）A ：越宽越好B ：越窄越好C ：无关的J KC A B C D9、不能完成计数功能的逻辑图为（ ）A B C D 10、如图对该触发器波形图说法正确的是（ ）A ：第1时钟脉冲Q 状态错 CP 1 2 3 4B ：第2时钟脉冲Q 状态错C ：第3时钟脉冲Q 状态错 CPD ：第4时钟脉冲Q 状态对 Q 11、下列说法错误的是A ：JK 触发器的特性方程是Q n+1=J Q n +K Q nB ：n 进制计数器，所计最大十进数为n-1。
第十二章 时序逻辑电路 5.31
时序逻辑电路习题一、判断题1.由JK触发器和逻辑门电路可构成数码寄存器。
（）2.寄存器的功能是统计输入脉冲个数。
（）3.用4个触发器可以构成4位二进制计数器。
（）4.用4个触发器可以构成4位十进制计数器。
（）5.同步计数器的计数速度低于异步计数器。
（）6.触发器是功能最简单的时序逻辑电路。
（）二、选择题1、属于组合逻辑电路的部件是（）。
A、编码器 B、寄存器 C、触发器 D、计数器1.下列电路中不属于时序电路的是（）A．同步计数器B．数码寄存器 C．组合逻辑电路D．异步计数器2.如果一个寄存器的数码是“同时输入，同时输出”，则该寄存器是采用（）A．串行输入 B．并行输入输出 C．串行输入、并行输出 D．并行输入、串行输出3.右移寄存器在连续送入的CP脉冲作用下，存放的数码是（）A．从低位到高位串行输入，串并行输出 B．从低位到高位并行输入，串并行输出C．从高位到低位串行输入，串并行输出 D．从高位到低位并行输入，串并行输出4. 左移寄存器在连续送入的CP脉冲作用下，存放的数码是（）A．从高位到低位，串行输入，串并行输出B．从高位到低位，并行输入，串并行输出C．从低位到高位，串行输入，串并行输出D．从低位到高位，并行输入，串并行输出5.8421 BCD码0110表示十进制数为( )A．15 B．8 C．6 D．426.表示十进制数的10个数码，需要二进制数码的位数是（）A．2位 B．4位 C．3位D．10位三、综合题如图所示电路是用D触发器构成的4位二进制加法计数器。
试根据计数脉冲的顺序画出Q3、Q2、Q1、Q0的波形图。
8.试分析图所示电路的逻辑功能，它是哪种类型的计数器？列出连续八个CP脉冲作用下，输出端Q2、Q1、Q0状态表（设计数器原有状态为000）。
1.分析如图所示的两个计数器电路，说明这两个分别是多少进制的计数器（十进制计数器74160的功能表如下表）。
画出有效状态转换图。
2．图（a）中CP的波形如图（b）所示。
时序逻辑电路 练习题
时序逻辑电路练习题时序逻辑电路练习题时序逻辑电路是数字电路中的一种重要设计方式，它能够根据输入信号的变化和特定的时钟信号来产生输出信号。
在实际应用中，时序逻辑电路被广泛应用于计算机、通信设备、控制系统等领域。
为了更好地理解和掌握时序逻辑电路的设计原理和方法，下面将给出一些练习题供大家练习和思考。
1. 请设计一个基于D触发器的时序逻辑电路，实现一个2位二进制计数器。
要求计数器能够按照顺序输出0、1、2、3、0、1、2、3...的序列。
2. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；其他情况下，Y保持不变。
请设计该时序逻辑电路的逻辑电路图。
3. 一个时序逻辑电路有两个输入信号A和B，一个输出信号Y。
当A=1且B=0时，Y=1；当A=0且B=1时，Y=0；其他情况下，Y保持不变。
请使用JK触发器设计该时序逻辑电路的逻辑电路图。
4. 设计一个时序逻辑电路，实现一个3位二进制计数器。
要求计数器能够按照顺序输出000、001、010、011、100、101、110、111、000...的序列。
5. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y保持不变；其他情况下，Y取反。
请设计该时序逻辑电路的逻辑电路图。
6. 设计一个时序逻辑电路，实现一个4位二进制计数器。
要求计数器能够按照顺序输出0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111、0000...的序列。
7. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y=1；其他情况下，Y=0。
时序逻辑电路练习及答案(1)
时序逻辑电路模块6-1一、填空题（每空2分，共18分）1、时序逻辑电路通常包含_______电路和_________电路两部分组成。
2、时序逻辑电路的基本构成单元是____________。
3、构造一个模6计数器，电路需要个状态，最少要用个触发器，它有个无效状态。
4、四位扭环形计数器的有效状态有个。
5、移位寄存器不但可_________ ，而且还能对数据进行 _________。
二、判断题（每题2分，共10分）1、时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的输入变量组合有关。
2、同步计数器的计数速度比异步计数器快。
3、移位寄存器不仅可以寄存代码，而且可以实现数据的串-并行转换和处理。
4、双向移位寄存器既可以将数码向左移，也可以向右移。
5、由四个触发器构成的计数器的容量是16三、选择题（每题3分，共18分）1、同步时序电路和异步时序电路比较，其差异在于后者（）。
A．没有触发器 B．没有统一的时钟脉冲控制C．没有稳定状态 D．输出只与内部状态有关2、时序逻辑电路中一定是含（）A. 触发器B. 组合逻辑电路C. 移位寄存器D. 译码器3、8位移位寄存器，串行输入时经( )个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.84、计数器可以用于实现（）也可以实现（）。
A ．定时器B ．寄存器C ．分配器D ．分频器5、用n个触发器构成扭环型计数器,可得到最大计数长度是（）。
A、nB、2nC、2nD、2n-16、一个 4 位移位寄存器可以构成最长计数器的长度是（）。
A.8B.12C.15D.16四、时序逻辑电路的分析（34分）分析下图所示时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路实现的的逻辑功能。
A为输入变量。
五、计数器的分析题（20分）集成4位二进制加法计数器74161的连接图如图所示，LD是预置控制端；D0、D1、D2、D3是预置数据输入端；Q3、Q2、Q1、Q0是触发器的输出端，Q0是最低位，Q3是最高位；LD为低电平时电路开始置数，LD为高电平时电路计数。
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一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。
6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。
16. 在各种寄存器中，存放N位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。
20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。
21．集成单稳态触发器的暂稳维持时间取决于。
22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。
23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。
24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。
25．施密特触发器常用于波形的与。
二、选择题1. R-S型触发器不具有( )功能。
A. 保持B. 翻转C. 置1D. 置02. 触发器的空翻现象是指（）A.一个时钟脉冲期间，触发器没有翻转B.一个时钟脉冲期间，触发器只翻转一次C.一个时钟脉冲期间，触发器发生多次翻转D.每来2个时钟脉冲，触发器才翻转一次3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。
4. 对于JK 触发器，若希望其状态由0转变为1，则所加激励信号是( )A.JK=0XB.JK=X0C.JK=X1D.JK=1X5. 电路如图所示，D 触发器初态为0，则输出波形为( B )。
6. 下列触发器中不能用于移位寄存器的是( )。
A.D 触发器B.JK 触发器C.基本RS 触发器D.负边沿触发D 触发器7.下面4种触发器中，抗干扰能力最强的是( )A.同步D 触发器B.主从JK 触发器C.边沿D 触发器D.同步RS 触发器8. 为使触发器可靠地翻转，输入信号必须先于时钟信号有效，这段时间间隔称为( )。
A.延迟时间B.保持时间C.建立时间D.转换时间9．按各触发器的CP 所决定的状态转换区分，计数器可分为（ ）计数器。
A ．加法、减法和可逆 B ．同步和异步 C ．二、十和M 进制 10. 触发器是一种 （ ）。
A 、单稳态电路B 、双稳态电路C 、无稳态电路11.至少( )片74197（集成4位二进制计数器）可以构成M=1212的计数。
A. 12B. 11C. 3D. 2 12．555定时器组成的多谐振荡器属于（ ）电路。
A ．单稳B ．双稳C ．无稳 13．能起到定时作用的电路是（ ）A ．施密特触发器B ．双稳态触发器C ．多谐振荡器D ．单稳态触发器 14．模为64的二进制计数器，它有（ ）位触发器构成。
A.64B.6C.8D.3215．555定时器电源电压为V CC ，构成施密特触发器其回差电压为( )A. V CCB.21V CCC.32V CCD.31V CC 16.下列时序电路的状态图中，具有自启动功能的是( B )17.多谐振荡器与单稳态触发器的区别之一是( )A.前者有2个稳态，后者只有1个稳态B.前者没有稳态，后者有2个稳态C.前者没有稳态，后者只有1个稳态D.两者均只有1个稳态，但后者的稳态需要一定的外界信号维持18.555构成的单稳态触发器的触发脉冲宽度t i与暂稳态维持时间t w之间应满足()。
A. t i<<t wB. t i=t wC. t i>>t wD. 没有关系19．在以下各种电路中，属于时序电路的有（）。
A．ROM B．编码器C．寄存器D．数据选择器三、判断题1.一个5位的二进制加法计数器，由00000状态开始，经过169个输入脉冲后，此计数器的状态为01001。
2.即使电源关闭，移位寄存器中的内容也可以保持下去。
3.所有的触发器都能用来构成计数器和移位寄存器。
4.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。
5.二进制计数器既可实现计数也可用于分频。
6.同步计数器的计数速度比异步计数器快。
7.同步计数器与异步计数器的主要区别在于它们内部的触发器是否同时发生翻转。
8.由N个触发器构成的计数器，其最大的计数范围是N2。
9.在计数器电路中，同步置零与异步置零的区别在于置零信号有效时，同步置零还要等到时钟信号到达时才能将触发器置零，而异步置零不受时钟的控制。
10.计数器的异步清零端或置数端在计数器正常计数时应置为无效状态。
11.时序电路通常包含组合电路和存储电路两个组成部分，其中组合电路必不可少。
12.任何一个时序电路，可能没有输入变量，也可能没有组合电路，但一定包含存储电路。
13.自启动功能是任何一个时序电路都具有的。
14.一组4位二进制数要串行输入移位寄存器，时钟脉冲频率为1kHZ，则经过4ms可转换为4位并行数据输出。
15.若4位二进制减量计数器的初始状态为1000，则经过100个CP脉冲作用之后的状态为0100。
16.当用异步清零端来构成M进制计数器时，一定要借助一个过渡状态M来实现反馈清零。
17.当用同步清零端来构成M进制计数器时，不需要借助过渡状态就可以实现反馈清零。
18.若用置数法来构成任意N进制计数器，则在状态循环过程中一定包含一个过渡状态，该状态同样不属于稳定循环状态的范围。
19.无论是用置零法还是用置数法来构成任意N进制计数器时，只要是置零或置数控制端是异步的，则在状态循环过程中一定包含一个过渡状态；只要是同步的，则不需要过渡状态。
四、分析设计题1、分析下图所示时序电路的逻辑功能。
要求：（1）写出电路的驱动方程、状态方程和输出方程；（2）画出电路的状态转换图，并说明电路能否自启动。
2、JK 触发器及CP 、J 、K 、D R 的波形分别如图37（a ）、（b ）所示，试画出Q 端的波形。
（设Q 的初态为“0”）S R1J 1KCP “1”DR QQJK DR CP3、D 触发器及输入信号D 、D R 的波形分别如图38（a ）、（b ）所示，试画出Q 端的波形。
（设Q 的初态为“0”）R1DCPDR QQD DCPD R4、设下图中各触发器的初始状态皆为Q=0，试求出在CP 信号连续作用下各触发器的次态方程。
5、分析下图中的计数器电路，说明这是多少进制的计数器。
十进制计数器74160的功能表如表43所示。
6、分析下图中的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。
十六进制计数器74161的功能表如表44所示。
7、下图是由两片同步十进制可逆计数器74LS192构成的电路，74LS192的真值表如附表1.2.1所示。
求：1、指出该电路是几进制计数器；2、列出电路状态转换表的最后一组有效状态。
8、试分析下图中所示电路，说明它是几进制计数器。
1、解：（1）驱动方程：31Q D =，12Q D =，123Q Q D =状态方程：311Q Q n =+，112Q Q n =+，1213Q Q Q n =+输出方程：31Q Q Y=（2）状态转换图如附图1.6.10所示。
电路能够自启动。
2、解：Q 端的波形如下图所示：3、解：Q 端的波形如图38－1：QDCP D R4、解：nn Q Q 111=+n n Q Q 212=+nn Q Q 313=+n n Q Q 414=+n n Q Q 515=+ 012=+n Qn n Q Q 717=+ n n Q Q 818=+ 111=+n Q n n Q Q 10110=+ nn Q Q 11111=+1112=+n Q5、解：七进制计数器。
6、解：这是一个十进制计数器。
JK DR CP Q7、解：1、22进制计数器；2、最后一组有效状态是：00100001。
8、解：这是使用整体反馈置零法构成的计数器。
当计数器计到1010111011112222 A B C D A B C D Q Q Q Q Q Q Q Q 时，检测门输出0，74161异步置零。
因此该计数器的有效状态是从00000000～10101101，中间无空缺状态。
因此该计数器是一个模174计数器。