VHDL数字系统课程设计报告-5分频器的设计
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四、系统调试与结果............................................................................................. 4 五、主要元器件与设备......................................................................................... 5 六、课程设计体会与建议..................................................................................... 5
图2 1
电子与信息工程系 2013 年 12 月
占空比为 1:1 的奇数分频器
（2） 占空比为 X/(2N+1)或（2N+1-X）/(2N+1)分频，用模（2N+1）计数器模块可以实 现。取 0 至 2N-1 之间一数值 X(0),当计数器时钟上升沿从 0 开始计数到 X 值时输出时钟翻 转一次，在计数器继续计数达到 2N 时，输出时钟再次翻转并对计数器置一复位信号，使之 从 0 开始重新计数，即可实现。如图 4 所示，由四个计数器生成了两个占空比 2:3 的分频 器 step1、和 step2。step1 由上升沿触发器出发，step2 由下降沿触发器出发。然后经过或 门生成占空比为 1:1 的分频器。
1、了解 EDA 软件在电子设计当中的重要作用。 2、熟悉并掌握 QuartusⅡ开发软件的基本使用方法。 3、运用 ModelSim 软件对分频器进行仿真测试。
二、设计思路
对于实现一个占空比为 1:1 的 5 倍奇数分频，首先经过上升沿触发进行模 5 计数，计数 选定到 2 进行输出时钟翻转，然后经过 4 再次进行翻转得到一个占空非 1:1 奇数 5 分频时钟。 再者同时进行下降沿触发的模 5 计数，到和上升沿触发输出时钟翻转选定值相同值时，进行 输出时钟翻转，同样经过 4 时，输出时钟再次翻转得到占空比非 1:1 的 5 分频时钟。两个占 空比非 1:1 的 5 分频时钟进行相或运算，得到占空比为 1:1 的 5 分频时钟。
七、参考文献......................................................................................................... 6
电子与信息工程系 2013 年 12 月
占空比为 1:1 的奇数分频器
一、设计目的
要设计占空比为 50%的奇数(n)倍分频器，可以先分别设计从时钟上升沿、下降沿开始 的占空比为(n-1)/2n 的分频器 A，B。将 A 与 B 相或结果就是占空比为 50%的奇数倍分频器。 因为 A,B 产生的信号的高电平持续时间均比低电平持续时间少一个时钟周期，B 相对 A 来说 可以说是延时了半个时钟，那么 A 与 B 进行或运算，则结果的高电平持续时间增加了半个时 钟周期，而低电平持续时间则减少了半个时钟周期。因此占空比达到 50%。
6.1、设计体会 .................................................................................................................. 5 6.2、设计建议 .................................................................................................................. 6
安康学院
HDL 数字系统课程设计报告书
课题名称： 占空比为 1:1 的奇数分频器设计 姓 名： 学 号： 院 系： 专 业： 指导教师： 时 间：
课程设计项目成绩评定表
设计项目成绩评定表
一、设计任务及要求： 1、设计任务：
设计一个占空比为 1：1 的奇数分频器逻辑电路。
2、要 求：
1、设计分频器的分频系数为 5。 2、设计分频器占空比为 1:1。 3、设计分频器为 5 分频器。 4、设计分频器输入信号：时钟信号 CLK。
三Biblioteka Baidu设计过程
3.1 系统方案论证
奇数倍（2N+1）分频 ：
（1） 使用模为 2N+1 的计数器，让输出时钟在 X-1（X 在 0 到 2N-1 之间）和 2N 时各翻 转一次，则可得到奇数分频器，但是占空比并不是 50%（应为 X/(2N+1)）。 得到占空比为 50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号 CLK1，和得 到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号 CLK2，进行相或运算。如 图 1 所示.
3.1、系统方案论证 .......................................................................................................... 1 3.2、程序代码设计 .......................................................................................................... 2
5、设计分频器输出信号：5 分频信号 div5。
二、指导教师评语：
指导教师签名：
年月 日
三、成绩评定： 四、教研室意见：
指导教师签名： 年月 日
指导教师签名： 年月 日
系部盖章： 年月 日
电子与信息工程系 2013 年 12 月
课程设计报告书目录
设计报告书目录
一、设计目的......................................................................................................... 1 二、设计思路 .........................................................................................................1 三、设计过程......................................................................................................... 1
图2 1
电子与信息工程系 2013 年 12 月
占空比为 1:1 的奇数分频器
（2） 占空比为 X/(2N+1)或（2N+1-X）/(2N+1)分频，用模（2N+1）计数器模块可以实 现。取 0 至 2N-1 之间一数值 X(0),当计数器时钟上升沿从 0 开始计数到 X 值时输出时钟翻 转一次，在计数器继续计数达到 2N 时，输出时钟再次翻转并对计数器置一复位信号，使之 从 0 开始重新计数，即可实现。如图 4 所示，由四个计数器生成了两个占空比 2:3 的分频 器 step1、和 step2。step1 由上升沿触发器出发，step2 由下降沿触发器出发。然后经过或 门生成占空比为 1:1 的分频器。
1、了解 EDA 软件在电子设计当中的重要作用。 2、熟悉并掌握 QuartusⅡ开发软件的基本使用方法。 3、运用 ModelSim 软件对分频器进行仿真测试。
二、设计思路
对于实现一个占空比为 1:1 的 5 倍奇数分频，首先经过上升沿触发进行模 5 计数，计数 选定到 2 进行输出时钟翻转，然后经过 4 再次进行翻转得到一个占空非 1:1 奇数 5 分频时钟。 再者同时进行下降沿触发的模 5 计数，到和上升沿触发输出时钟翻转选定值相同值时，进行 输出时钟翻转，同样经过 4 时，输出时钟再次翻转得到占空比非 1:1 的 5 分频时钟。两个占 空比非 1:1 的 5 分频时钟进行相或运算，得到占空比为 1:1 的 5 分频时钟。
七、参考文献......................................................................................................... 6
电子与信息工程系 2013 年 12 月
占空比为 1:1 的奇数分频器
一、设计目的
要设计占空比为 50%的奇数(n)倍分频器，可以先分别设计从时钟上升沿、下降沿开始 的占空比为(n-1)/2n 的分频器 A，B。将 A 与 B 相或结果就是占空比为 50%的奇数倍分频器。 因为 A,B 产生的信号的高电平持续时间均比低电平持续时间少一个时钟周期，B 相对 A 来说 可以说是延时了半个时钟，那么 A 与 B 进行或运算，则结果的高电平持续时间增加了半个时 钟周期，而低电平持续时间则减少了半个时钟周期。因此占空比达到 50%。
6.1、设计体会 .................................................................................................................. 5 6.2、设计建议 .................................................................................................................. 6
安康学院
HDL 数字系统课程设计报告书
课题名称： 占空比为 1:1 的奇数分频器设计 姓 名： 学 号： 院 系： 专 业： 指导教师： 时 间：
课程设计项目成绩评定表
设计项目成绩评定表
一、设计任务及要求： 1、设计任务：
设计一个占空比为 1：1 的奇数分频器逻辑电路。
2、要 求：
1、设计分频器的分频系数为 5。 2、设计分频器占空比为 1:1。 3、设计分频器为 5 分频器。 4、设计分频器输入信号：时钟信号 CLK。
三Biblioteka Baidu设计过程
3.1 系统方案论证
奇数倍（2N+1）分频 ：
（1） 使用模为 2N+1 的计数器，让输出时钟在 X-1（X 在 0 到 2N-1 之间）和 2N 时各翻 转一次，则可得到奇数分频器，但是占空比并不是 50%（应为 X/(2N+1)）。 得到占空比为 50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号 CLK1，和得 到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号 CLK2，进行相或运算。如 图 1 所示.
3.1、系统方案论证 .......................................................................................................... 1 3.2、程序代码设计 .......................................................................................................... 2
5、设计分频器输出信号：5 分频信号 div5。
二、指导教师评语：
指导教师签名：
年月 日
三、成绩评定： 四、教研室意见：
指导教师签名： 年月 日
指导教师签名： 年月 日
系部盖章： 年月 日
电子与信息工程系 2013 年 12 月
课程设计报告书目录
设计报告书目录
一、设计目的......................................................................................................... 1 二、设计思路 .........................................................................................................1 三、设计过程......................................................................................................... 1