eda vhdl 四位全减器设计
VHDL四位密码锁课程设计EDA
电子与信息工程学院EDA课程设计报告（2011 —2012 学年第一学期）课程名称：EDA课程设计与实现班级：电子0903学号：姓名：指导教师：陈智萍2011年09月一、目的1.掌握VHDL语言的使用，学会用VHDL语言来编程解决实际问题；2.学会使用EDA开发软件设计小型综合电路，掌握仿真的技巧；3.学会应用开发系统实现硬件电路，检验电路的功能。
二、内容和要求用VHDL语言设计一个密码锁，用波形仿真验证其功能后，实现到GW48实验系统。
功能描述：用于模仿密码锁的工作过程。
完成密码锁的核心控制功能。
功能要求：设计一个密码锁，平时处于等待状态。
管理员可以设置或更改密码。
如果不预置密码，密码缺省为“1234”。
用户如果需要开锁，按相应的按键进入输入密码状态，输入4位密码，按下确定键后，若密码正确，锁打开；若密码错误，将提示密码错误，要求重新输入，三次输入都错误，将发出报警信号。
报警后，只有管理员作相应的处理才能停止报警。
用户输入密码时，若输入错误，在按下确定键之前，可以通过按取消键重新输入。
正确开锁后，用户处理完毕后，按下确定键，系统回到等待状态。
系统操作过程中，只要密码锁没有打开，如果60秒没有对系统操作，系统回到等待状态。
要求密码在输入过程中被依次显示，即先输入的为密码的第一位，总是显示在最左边。
用两个发光二极管模拟显示，其中一个显示当前的工作模式，灭表示用户模式，亮表示管理员模式；另外一个指示锁的状态，灭表示锁处于锁定，亮表示锁被开启。
注意：用两个按键实现密码输入，Key1选择输入的是第几位密码，KEY2输入密码数字。
功能描述：初始状态：初次使用密码锁时，要先用Reset键初始化。
初始状态下，用户密码为“1234”，管理员密码为“0000”。
用户开锁：默认情况下，密码锁处于用户使用状态。
如果当前为管理员状态，则按下user键回到用户状态。
用户开锁时，输入四位数用户密码，可以从out_code6的输出状态确定密码输入状态。
组合逻辑课程设计4位二进制全加器全减器原创
关键字 74LS283 全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
摘要
加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进 位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进
...
.
..
..
位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成 主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二 进制作运算。
1 0 0100 11011000
1 0 0101 00011010
1 0 0001 10011100
1 0 0001 10111110
1 0 1010 01000111
1 0 1010 01101001
1 0 0010 01000011
1 0 0010 01100101
... ... ... ... ... ... ... ... ... ... ... ... ... ...
用VHDL结构描述设计一全减器
下面再将或门的VHDL程序描述如下：
ENTITY orgate IS PORT(A1,B1:IN BIT; O1:OUT BIT); END orgate;
ARCHITECTURE orgate_arc OF orgate IS BEGIN O1<= A1 OR B1; END orgate_arc;
I1 I2
U0 halfsub
temp_T
ห้องสมุดไป่ตู้
U1
FT
C_OUT
BEGIN U0:halfsub PORT MAP(I1,I2,temp_T,temp_c1); U1:halfsub PORT MAP(temp_T,C_IN,FT,temp_c2); U2:orgate PORT MAP(temp_c1,temp_c2,C_OUT); END fullsub_arc; 图中虚线框各元件之间 halfsub 的连线命名。temp_T将第一 temp_c2 个半减器的差位输出连到第 C_IN 二个半减器的输入端。信号 temp_c1 temp_c1将第一个半减器的借 U2 位输出连至“或”门的一个输入 端，信号temp_c2将第二个半 减器的借位输出连至“或”门的 另一个输入端。 用三个元件调用语句定义这三个连接关系。
用VHDL结构描述设计一全减器，全减器可由两个 半减器和一个或门组成。
I1 I2 C_IN
U0 temp_T U1 FT halfsub halfsub temp_c2 temp_c1 U2 C_OUT
首先用VHDL的行为描述设计半减器：
ENTITY halfsub IS PORT(A,B:IN BIT; T,C:OUT BIT); END halfsub; ARCHITECTURE halfsub_arc OF halfsub IS BEGIN PROCESS(A,B) BEGIN T<= A XOR B AFTER 10 ns; C <= (NOT A) AND B AFTER 10 ns; END PROCESS; END halfsub_arc;
四位二进制减法计数器 (1)
成绩评定表课程设计任务书摘要Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，应用范围非常广泛，由于数字系统中高低电平分别用0和1表示，数字电路问题可以转化成逻辑问题，可以通过仿真电路表示出来，进行观察和研究，并且可以下载到实验箱上。
此次课程设计我将使用VHDL设计一个四位二进制减法器。
Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
在这次课设中我将用它绘制出电路图，进行四位二进制减法器模拟。
关键词：Quartus II；VHDL；Multisim；减法器目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (11)1.4引脚锁定与下载 (15)1.5仿真结果分析 (16)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (20)2.3逻辑分析仪的仿真 (21)2.4结果分析 (21)四、总结 (23)五、参考书目 (24)一、课程设计目的1：了解四位二进制计数器工作原理和逻辑功能。
2：掌握计数器电路的分析、设计方法及应用。
3：学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制减法计数器用四个CP 上升沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0000 0001 0010三个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：↓−−−−←−−−−←−−−−←−−−−←−−−−←−−−−←−−−→−−−−→−−−−→−−−−→−−−−→−−−−→− 1000011101100101010000111/10011010101111001101111011110/0/0/0/0/0/0/0/0/0/0/0/B:状态转换图三、实现过程1.QUARTUSII实现过程1.1建立工程.图1-1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图5-2。
采用VHDL层次化文件设计一个四位全减器
采用VHDL层次化文件设计一个四位全减器一、实训目的1.巩固VHDL层次化文件设计方法。
2.培养应用VHDL层次化文件设计法的技能。
二、实训器材计算机与Quartus Ⅱ工具软件。
三、实训指导（一）实训原理4位二进制减法器由4个全减器构成，而全减器又由一个半减器和一个或门构成，半减器的真值表如表4-1所示：表4-1 半减器的真值表输入输出a1b1s1c10000011110101100半减器的逻辑表达式为：s1=NOT(a1 XOR(NOT b1))c1=(NOT a1) AND b1一位全减器的真值表如表4-2所示：表4-2 一位全减器的真值表c_in i1i2fs c_out0000000111010100110010011101011100011111（二）实训步骤1.电路模块划分根据算法分析，4位二进制减法器可由4个全减器构成，画出其原理方框图。
全减器的原理方框图如图4-1所示。
而每个全减器又可划分为一个半减器和一个或门这两个更小的模块，画出其原理方框图。
4位二进制减法器的原理方框图如图4-2所示。
图4-1一位全减器原理方框图图4-2 4位二进制减法器原理框图2.设计底层设计文件（1）设计半减器文件halfsub.vhd 。
（2）设计或门电路文件orgate.vhd 。
（3）设计全减器电路文件fullsub.vhd ，其中把半减器和或门电路文件作为元件调用。
3.设计顶层设计文件设计顶层设计文件sub4.vhd ，其中把全减器文件作为元件调用。
VHDL 代码如下：halfsub.vhd文件代码如下：ENTITY halfsub ISPORT(a1,b1:IN BIT;s1,c1:OUT BIT);END halfsub;ARCHITECTURE a OF halfsub ISBEGINPROCESS(a1,b1)BEGINs1<=NOT(a1 XOR(NOT b1)) AFTER 10ns; c1<=(NOT a1) AND b1 AFTER 10 ns;END PROCESS;END a;orgate.vhd文件代码如下：ENTITY orgate ISPORT(a,b:IN BIT;o:OUT BIT);END orgate;ARCHITECTURE a OF orgate ISBEGINo<=a OR b;END a;fullsub.vhd文件代码如下：ENTITY fullsub ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END fullsub;ARCHITECTURE a OF fullsub ISSIGNAL temp_s,temp_c1,temp_c2:BIT; COMPONENT halfsubPORT(a1,b1:IN BIT;s1,c1:OUT BIT);END COMPONENT;COMPONENT orgatePORT(a,b:IN BIT;o:OUT BIT);END COMPONENT;BEGINU0:halfsub PORT MAP(i1,i2,temp_s,temp_c1);U1:halfsub PORT MAP(temp_s,c_in,fs,temp_c2);U2:orgate PORT MAP(temp_c1,temp_c2,c_out);END a;sub4.vhd文件代码如下：ENTITY sub4 ISPORT(a,b:IN BIT_VECTOR(3 DOWNTO 0);cin:IN BIT;fs:OUT BIT_VECTOR(3 DOWNTO 0);cout:OUT BIT);END sub4;ARCHITECTURE a OF sub4 ISSIGNAL temp_co0,temp_co1,temp_co2:BIT;COMPONENT fullsub ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END COMPONENT;BEGINU0:fullsub PORT MAP(a(0),b(0),cin,fs(0),temp_co0);U1:fullsub PORT MAP(a(1),b(1),temp_co0,fs(1),temp_co1); U2:fullsub PORT MAP(a(2),b(2),temp_co1,fs(2),temp_co2); U3:fullsub PORT MAP(a(3),b(3),temp_co2,fs(3),cout); END a;1.编译顶层设计文件把以上各个模块的VHDL设计文件放入同一个文件夹中，以顶层文件建立工程，直接编译顶层文件同时也就编译各个底层模块文件。
采用VHDL层次化文件设计一个四位全加器
采用VHDL层次化文件设计一个四位全加器一、实训目的1.巩固VHDL层次化文件设计方法。
2.培养应用VHDL层次化文件设计法的技能。
二、实训器材计算机与Quartus Ⅱ工具软件。
三、实训指导（一）实训原理4位二进制加法器由4个全加器构成，而全加器又由一个半加器和一个或门构成，半加器的真值表如表5-1所示：表5-1 半加器的真值表半加器的逻辑表达式为：so=NOT(a XOR(NOT b))co=a AND b一位全加器的真值表如表5-2所示：表5-2 一位全加器的真值表（二）实训步骤1.电路模块划分根据算法分析，4位二进制加法器可由4个全加器构成，画出其原理方框图。
全加器原理方框图如图5-1所示。
而每个全加器又可划分为一个半加器和一个或门这两个更小的模块，画出其原理方框图。
4位二进制加法器原理方框图如图5-2所示。
图5-1 一位全加器原理方框图图5-2 4位二进制加法器原理框图2.设计底层设计文件（1）设计半减器文件halfadd.vhd。
（2）设计或门电路文件orgate.vhd。
（3）设计全加器电路文件fulladd.vhd，其中把半加器和或门电路文件作为元件调用。
3.设计顶层设计文件设计顶层设计文件add4.vhd，其中把全加器文件作为元件调用。
VHDL代码如下：halfadd.vhd文件代码如下：ENTITY halfadd ISPORT(a,b:IN BIT;so,co:OUT BIT);END halfadd;ARCHITECTURE a OF halfadd ISBEGINPROCESS(a,b)BEGINso<=NOT(a XOR(NOT b)) AFTER 10ns; co<=a AND b AFTER 10 ns;END PROCESS;END a;orgate.vhd文件代码如下：ENTITY orgate ISPORT(a1,b1:IN BIT;o:OUT BIT);END orgate;ARCHITECTURE a OF orgate ISBEGINo<=a1 OR b1;END a;fulladd.vhd文件代码如下：ENTITY fulladd ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END fulladd;ARCHITECTURE a OF fulladd ISSIGNAL temp_s,temp_c1,temp_c2:BIT; COMPONENT halfaddPORT(a,b:IN BIT;so,co:OUT BIT);END COMPONENT;COMPONENT orgatePORT(a1,b1:IN BIT;o:OUT BIT);END COMPONENT;BEGINU0:halfadd PORT MAP(i1,i2,temp_s,temp_c1);U1:halfadd PORT MAP(temp_s,c_in,fs,temp_c2);U2:orgate PORT MAP(temp_c1,temp_c2,c_out);END a;add4.vhd文件代码如下：ENTITY add4 ISPORT(a,b:IN BIT_VECTOR(3 DOWNTO 0);cin:IN BIT;so:OUT BIT_VECTOR(3 DOWNTO 0);co:OUT BIT);END add4;ARCHITECTURE a OF add4 ISSIGNAL temp_co0,temp_co1,temp_co2:BIT;COMPONENT fulladd ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END COMPONENT;BEGINU0:fulladd PORT MAP(a(0),b(0),cin,so(0),temp_co0);U1:fulladd PORT MAP(a(1),b(1),temp_co0,so(1),temp_co1); U2:fulladd PORT MAP(a(2),b(2),temp_co1,so(2),temp_co2); U3:fulladd PORT MAP(a(3),b(3),temp_co2,so(3),co);END a;1.编译顶层设计文件把以上各个模块的VHDL设计文件放入同一个文件夹中，以顶层文件建立工程，直接编译顶层文件同时也就编译各个底层模块文件。
eda课程设计论文4位全加器
eda课程设计论文4位全加器一、教学目标本课程的目标是让学生理解并掌握全加器的工作原理和设计方法，能够运用数字逻辑设计出功能完整的全加器。
知识目标：使学生了解全加器的功能和作用，理解其内部电路的工作原理，掌握全加器的真值表和布尔表达式。
技能目标：培养学生运用数字逻辑设计简单电路的能力，能够独立完成全加器的设计和仿真。
情感态度价值观目标：培养学生对电子技术的兴趣，提高学生解决问题的能力，培养学生的创新精神和团队协作精神。
二、教学内容本课程的教学内容主要包括全加器的功能和工作原理、全加器的真值表和布尔表达式、全加器的设计和仿真。
首先，讲解全加器的功能和作用，通过具体的实例让学生了解全加器在计算机中的重要性。
然后，讲解全加器的内部电路工作原理，使学生理解全加器是如何实现加法的。
接下来，介绍全加器的真值表和布尔表达式，让学生掌握全加器的工作原理。
最后，讲解全加器的设计和仿真方法，培养学生运用数字逻辑设计电路的能力。
三、教学方法为了提高学生的学习兴趣和主动性，本课程将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法。
首先，通过讲授法向学生传授全加器的理论知识，使学生了解全加器的基本概念和工作原理。
然后，通过讨论法引导学生进行思考和讨论，提高学生的理解能力。
接下来，通过案例分析法分析实际案例，使学生了解全加器在计算机中的应用。
最后，通过实验法让学生动手设计和仿真全加器，提高学生的实践能力。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将选择和准备适当的教学资源，包括教材、参考书、多媒体资料和实验设备。
教材：选用《数字逻辑设计》作为主教材，系统地介绍全加器的理论知识。
参考书：推荐《计算机组成原理》等参考书，供学生深入学习和参考。
多媒体资料：制作全加器的原理讲解和设计过程的视频，通过动画和图像等形式直观地展示全加器的工作原理。
实验设备：准备数字逻辑设计实验室，提供全加器的设计和仿真实验所需设备。
EDA课程设计--VHDL四路智力抢答器
VHDL四路智力抢答器EDA课程设计一、任务与目的1.1熟练掌握EDA工具软件Quartus的使用1.2熟悉使用VHDL硬件描述语言描述数字电路1.3学会使用VHDL进行大规模集成电路设计1.4学习使用CPLD/FPGA实验系统硬件验证电路设计的正确性1.5初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力二、设计题目与要求2.1设计题目四路智力竞赛抢答器2.2设计要求1.按所布置的题目要求，每一位学生独立完成全过程2.分模块层次化的设计；3.各功能模块的底层文件必须用VHDL语言设计，顶层文件可以用VHDL语言设计，也可以用原理图设计。
2.3设计内容设计一个可容纳四组参赛者同时抢答的数字抢答器。
主持人可控制系统发的清零和抢答的开始，控制电路可实现最快抢答选手按键抢答的判别和锁定功能，并禁止后续其他选手抢答。
抢答选手确定后给出选手编号的显示，抢答选手的编号显示保持到系统被清零为止，若提前抢答则对相应的抢答组发出警告。
*扩展内容：增加答题限时的功能，在确定了抢答成功有效后，有主持人按下答题限时功能键，开始9s的倒计时。
在计时结束后，超时提示LED闪烁。
在主持人按下clear开关时限时复位。
三、功能分析四路智力竞赛抢答器按功能设计分为三个模块1.抢答锁存模块，在主持人发出抢答指令后（start=’1’），若有参赛者按下抢答按钮，则显示器显示抢答组别，同时电路处于自锁状态，使其它组的抢答器不起作用。
主持人可以用清零按钮进行清零（clr=’0’）.若抢答指令未发出（start=’0’），而有参赛者按下抢答按钮，则发出警告信号（alm=1）.2.显示功能模块，在参赛者抢答信号（组别）发出后，对参赛者信号进行译码，然后用7段数码管显示出来。
3.计时模块，在确定了抢答成功有效后，有主持人按下答题限时功能键，开始9s的倒计时。
在计时结束后，超时提示LED亮。
在主持人按下clear开关时限时复位。
（扩展模块）四、设计思路分析，设计方案合理性分析与选择。
VHDL语言完成4位十进制计数器、4位锁存器、测频控制器的设计
电子设计自动化实验实验名称综合性实验二、硬件描述语言的层次化设计实验设备（1）EDA实验箱(型号 ),（2）计算机,（3）EDA软件（QuartusII）实验目的1、熟悉EDA软件（QuartusII）的硬件描述语言输入设计方法；2、掌握VHDL语言的层次化设计方法和仿真分析方法；3、了解功能仿真、时序仿真和时序参数分析的意义。
实验内容1、用VHDL语言完成4位十进制计数器、4位锁存器、测频控制器的设计，包括编译、综合、仿真；**2、采用层次化设计的方法，用VHDL语言的元件例化语句写出4位十进制频率计的顶层文件，并分别给出其测频功能和时序仿真分析波形图，并加以分析；**3、用EDA实验箱进行硬件验证，并分析测量结果;建议硬件测试实验电路采用电路结构，待测信号F_IN接clock0；测频控制时钟CLK接clock2；**4、在2基础上将其扩展为8位十进制频率计，或带译码输出的4位十进制频率计。
实验报告要求根据以上实验内容写出实验报告：1、简述4位频率计模块的工作原理及其设计、编译、仿真分析过程；2、给出模块设计文件、仿真测试文件、仿真结果波形图及其分析报告；3、简述硬件验证过程和验证结果。
1、简述4位频率计模块的工作原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。
这3个信号可以由一个测频控制信号发生器产生，即TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。
当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。
在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。
使用VHDL设计4位元位移器
實驗結果(2)
當我輸入值為“0110” 時,輸出會 為”0011”,ip(0)會搬 入到op(4),顯示為 ‘0’ ,右移一位。
當我輸入值為“1000” 時,輸出會 為”0100”,ip(0)會搬 入到op(4),顯示為 ‘0’ ,右移一位。
參考資料
主要的資料內容是參考王志湖老師上課所 教授的內容及“數位邏輯”這本書。
目錄
目的 設計原理 程式 實驗結果 參考資料
目的
1. 使用VHDL設計一個4位元向右位移1位 元位移器電路
2. 將電路加以模擬 3. 將程式燒錄到IC執行 4. 將以上原理撰寫成PPT格式報告交出 5. 將以上原理與操作過程講述一便並錄製
成影音檔交出
設計原理
END
位移器主要的功用就是位移,可分為左、右位移。
1001
Ip(3 downto 1)op(3 downto 0)
0100
10100
Ip(0)op(4)
程式
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;
);
end;
architecture behav of right1 is
--電路內部結構
begin
process(ip)
--處理影響內部訊號 ip
begin
op(3 downto 0)<='0'& ip(3 downto 1);
--將輸入端的值 ip後三個位元前串上'0',並搬入到op
VHDL语言完成4位十进制计数器、4位锁存器、测频控制器的设计
电子设计自动化实验实验名称综合性实验二、硬件描述语言的层次化设计实验设备（1）EDA实验箱(型号 ),（2）计算机,（3）EDA软件（QuartusII）实验目的1、熟悉EDA软件（QuartusII）的硬件描述语言输入设计方法；2、掌握VHDL语言的层次化设计方法和仿真分析方法；3、了解功能仿真、时序仿真和时序参数分析的意义。
实验容1、用VHDL语言完成4位十进制计数器、4位锁存器、测频控制器的设计，包括编译、综合、仿真；**2、采用层次化设计的方法，用VHDL语言的元件例化语句写出4位十进制频率计的顶层文件，并分别给出其测频功能和时序仿真分析波形图，并加以分析；**3、用EDA实验箱进行硬件验证，并分析测量结果;建议硬件测试实验电路采用NO.0 电路结构，待测信号F_IN接clock0；测频控制时钟CLK接clock2；**4、在2基础上将其扩展为8位十进制频率计，或带译码输出的4位十进制频率计。
实验报告要求根据以上实验容写出实验报告：1、简述4位频率计模块的工作原理及其设计、编译、仿真分析过程；2、给出模块设计文件、仿真测试文件、仿真结果波形图及其分析报告；3、简述硬件验证过程和验证结果。
1、简述4位频率计模块的工作原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。
这3个信号可以由一个测频控制信号发生器产生，即TESTCTL，它的设计要，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。
当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。
在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。
太原理工大学 EDA实验 VHDL方式设计4位加法计数器
本科实验报告课程名称：CPLD/FPGA应用设计实验名称： VHDL方式设计4位加法计数器实验二VHDL方式设计4位加法计数器一、实验目的1、学习时序电路的VHDL描述方法。
2、掌握时序进程中同步、异步控制信号的设计。
3、熟悉EDA的仿真分析和硬件测试技术。
二、实验原理设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”时，加法计数，COUT为计数进位输出，OUTY为计数输出。
三、实验仪器Windows xp操作系统；ispDesignEXPERT System软件；1016E开发板。
四、实验任务1、编写4位二进制加法计数器的VHDL程序。
2、在ispDesignEXPERT System上对编码器进行仿真。
3、将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。
五、实验步骤1、VHDL文本编辑在MUX+PLUS集成环境下，执行“file”中的“new”命令，弹出编辑文本类型的对话框，选择“text edior file”后单击“OK”。
先采用VHDL文本输入设计法实现4位二进制加法计数器的数字逻辑电路，并将文件cnt4.vhd保存到创建的目录下。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt4 isport(clk : in std_logic;rst : in std_logic;ena : in std_logic;outy :out std_logic_vector(3 downto 0);cout :out std_logic);end cnt4;architecture behav of cnt4 issignal cqi : std_logic_vector(3 downto 0);beginp_reg : process(clk,rst,ena)beginif rst ='1'then cqi <="0000";elsif clk'event and clk ='1'thenif ena='1' thencqi<=cqi+1;end if;end if;outy <= cqi;end process p_reg;cout <=cqi(0) and cqi(1) and cqi(2) and cqi(3);end behav;2、编译文件对cnt4.vhd设计文件进行编译，进而实现四位同步二进制加法计数器的数字逻辑电路3、功能时序仿真4位加法计数器功能仿真图4位加法计数器时序仿真图4、引脚锁定5、器件适配在ispDesignEXPERT System Project Navigator主窗口中选中左侧的ispLSI1016E器件，双击右侧的Compile Design选项，进行器件适配。
VHDL-4位计数器的设计
*******bcd译码器******library ieee;use ieee.std_logic_1164.all;entity decoder isport(bcd: in std_logic_vector(3 downto 0);y: out std_logic_vector(7 downto 0));end entity;architecture rtl of decoder isbeginprocess (bcd)begincase bcd iswhen "0000" => y<="11000000"; --0: h g f e d c b a when "0001" => y<="11111001"; --1when "0010" => y<="10100100"; --2when "0011" => y<="10110000"; --3when "0100" => y<="10011001"; --4when "0101" => y<="10010010"; --5when "0110" => y<="10000010"; --6when "0111" => y<="11111000"; --7when "1000" => y<="10000000"; --8when "1001" => y<="10010000"; --9when others => y<="11111111";end case;end process;end rtl;***********多路选择控制************library ieee;use ieee.std_logic_1164.all;entity mux isport (input_a:in std_logic_vector(3 downto 0); input_b:in std_logic_vector(3 downto 0);input_c:in std_logic_vector(3 downto 0);input_d:in std_logic_vector(3 downto 0);sel:in std_logic_vector(1 downto 0);y:out std_logic_vector(3 downto 0));end entity mux;architecture rtl of mux isbeginprocess(sel)isbeginif(sel="00")theny<=input_a;elsif(sel="01")theny<=input_b;elsif(sel="10")theny<=input_c;elsey<=input_d;end if;end process;end rtl;************分频************library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clk4ms isport (clk:in std_logic;y:buffer std_logic);end entity clk4ms ;architecture rtl of clk4ms issignal a:STD_LOGIC_VECTOR(17 DOWNTO 0); beginprocess(clk)isbeginif(clk'event and clk='1')thenif(a="100000") thena<="0000000";y<=not y;elsea<=a+'1';end if;end if;end process;end rtl;************计数器************library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt isport (clk,clr,en:in std_logic;a:out std_logic_vector(3 downto 0);b:out std_logic_vector(3 downto 0);c:out std_logic_vector(3 downto 0);d:out std_logic_vector(3 downto 0));end entity cnt ;architecture rtl of cnt issignal dout_0,dout_10,dout_100,dout_1000:std_logic_vector(3 downto 0); beginprocess(clr,clk,en)isbegina<=dout_0;b<=dout_10;c<=dout_100;d<=dout_1000;if clr='1' thendout_0<="0000";dout_10<="0000";dout_100<="0000";dout_1000<="0000";elsif(en='1')thenif(clk'event and clk='1')thenif(dout_0="1001")then ---计数dout_0<="0000";elsedout_0<=dout_0+'1';end if;elsif(clk'event and clk='1' and dout_0="1001")thenif(dout_10="1001") then ---计数dout_10<="0000";elsedout_10<=dout_10+'1';end if;elsif(clk'event and clk='1' and dout_0="1001" and dout_10="1001")thenif(dout_100="1001") then ---计数dout_100<="0000";elsedout_100<=dout_100+'1';end if;elsif(clk'event and clk='1' and dout_0="1001" and dout_10="1001" and dout_100="1001")thenif(dout_1000="1001") then ---计数dout_1000<="0000";elsedout_1000<=dout_1000+'1';end if;end if;end if;end process;end rtl;************位选************LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY wei ISPORT(clk4ms:IN STD_LOGIC;q:BUFFER STD_LOGIC_VECTOR(1 DOWNTO 0);d:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY wei;ARCHITECTURE rtl OF wei ISBEGINPROCESS(clk4ms) ISBEGINIF(clk4ms 'EVENT AND clk4ms='1') THEN IF(q="11") THENq<="00";ELSEq<=q+'1';END IF;IF(q="00") THENd<="1000";ELSIF(q="01") THENd<="0100";ELSIF(q="10") THENd<="0010";ELSEd<="0001";END IF;END IF;END PROCESS;END ARCHITECTURE rtl;**********总程序*********LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY ZONG ISPORT( clr :IN STD_LOGIC;clk :IN STD_LOGIC;CLK4M:IN STD_LOGIC;en:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ZONG ;ARCHITECTURE a OF ZONG ISCOMPONENT cnt isport (clk,clr,en:in std_logic;a:out std_logic_vector(3 downto 0);b:out std_logic_vector(3 downto 0);c:out std_logic_vector(3 downto 0);d:out std_logic_vector(3 downto 0));END COMPONENT;COMPONENT MUX isport (input_a:in std_logic_vector(3 downto 0); input_b:in std_logic_vector(3 downto 0);input_c:in std_logic_vector(3 downto 0);input_d:in std_logic_vector(3 downto 0);sel:in std_logic_vector(1 downto 0);y:out std_logic_vector(3 downto 0));end COMPONENT;COMPONENT DECODER isport(bcd:in std_logic_vector(3 downto 0);y: out std_logic_vector(7 downto 0));end COMPONENT;COMPONENT WEI isport(clk4ms:in std_logic;d:out std_logic_vector(3 downto 0));end COMPONENT;COMPONENT CLK4MS isport(clk:in std_logic;y:out std_logic);end COMPONENT;SIGNAL aa,bb,cc,dd:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL mm:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL ss:STD_LOGIC;signal ww:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINu1 : cnt PORT MAP(clk,clr,en,aa,bb,cc,dd);u2 : mux PORT MAP(aa,bb,cc,dd,ww,mm);u3 :decoder PORT MAP(mm,y);u4 : wei PORT MAP(ss,ww,dig);u5 : clk4ms PORT MAP(clk4m,ss);END a;。
EDA VHDL 4位全加器实验报告解析
姓名：车琳班级：通信1101班学号：0121109320130实验一用原理图输入法设计4位全加器一、实验目的1）熟悉利用Quartus II 的原理图输入方法设计简单组合电路；2）掌握层次化设计的方法；3）通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验内容1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。
2）建立一个更高的层次的原理图设计，利用以上获得的1位全加器构成的4位全加器，并完成编译、综合、适配、仿真和硬件测试。
建议选择电路模式1：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。
三、实验仪器1）计算机及操作系统；2）QuartusII软件；3）编程电缆。
四、实验原理一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。
一个1位全加器可以参考教材介绍的方法来完成。
1位全加器示意图如图1所示。
其中，其中CI 为输入进位位，CO 为输出进位位，输入A 和B 分别为加数和被加数。
S 为输出和，其功能可用布尔代数式表示为：i i i i o ii i ABC ABC ABC ABC C ABC C B A C B A C B A S +++=+++=五、实验步骤1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
键1、键2、键3（PIO0/1/2）分别接ain 、bin 、cin ；发光管D2、D1（PIO9/8）分别接sum 和cout 。
EDA(第4讲)第3章 VHDL入门3
13三人表决器的设计——CSE语句课堂练习题 语句课堂练习题
输入变量 输出 a b 0 0 0 0 0 1 1 1 1 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 y 0 0 0 1 0 1 1 1 要求： 根据真值表，写出VHDL程序 bjq a b c y
14
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; END PROCESS; ENTITY bjq IS END ARCHITECTURE aa ; PORT (a, b, c : IN STD_LOGIC; y : OUT STD_LOGIC); END ENTITY bjq; ARCHITECTURE aa OF bjq is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN 输入变量 输出 abc <= a & b & c; PROCESS(abc) a b c y BEGIN 0 0 0 0 CASE abc IS
0 0 0
0 1 1 0 0 1 1
1 0 1 0 1 0 1
0 0 1 0 1 1 1
15
; ; ; ;
1 1 1 1
外部端口
内部端口
端口连线： 端口连线：信号
16
或门的VHDL描述：or2a.vhd 描述： 或门的 描述
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ； ARCHITECTURE one OF or2a IS BEGIN c <= a OR b ; END ARCHITECTURE one ;
第7章 应用VHDL语言方法设计具有换挡功能的四位数字频率计 《EDA技术》PPT 教学课件
END IF; END PROCESS;
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§7.3 相关技术基础知识与基本技能
-------------------------------------------1 kHz显示扫描时钟 -----------------------------------Clklk_Froc: PROCESS(reset,clklM_reg) VARIABLE cnt: INTEGER RANGE 0 TO 500; BEGIN
IF reset=RESET ACTIVE THEN cnt:=0;
ELSIF rising_edge(c1k1M_reg) THEN IF cnt =499 THEN cnt:=0; clk lk_reg<=not clk lk_reg;
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§7.3 相关技术基础知识与基本技能
ELSE cnt:=cnt+1;
平为0时，闸门关闭，计数器停止计数。 同时，锁存器产生一个锁存信号输送到锁存器的使能端将结果锁存，
并把锁存结果输送到译码器来控制七段显示器，这样就可以得到被测 信号的数字显示的频率。
在闸门脉冲的下降沿到来时控制电路将计数器情零，为下一次测量 做准备，实现了可重复使用，避免两次测量结果相加使结果产生错误。
采用原理图方式进行组装，具体方法参考7.3节有关内容。
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§7.2 完成工作任务的引导
五、检查
分别编译各底层模块和整个电路设计，并分别仿真时钟分频、计 数模块、锁模块、显示模块、顶层模块。通过后，若有条件，应将 源代码下载到硬件中做最后的验证。
六、评估
对本次设计进行评估，可尝试更好的方案、方法。写出设计报告， 设计报告应包括所应用到的EDA方法及知识的总结。
eda实验报告(四位全加器的实现)
eda实验报告(四位全加器的实现)一、概述本实验是基于EDA软件对四位全加器电路进行实现的过程。
在EDA软件中，通过电路图的设计和仿真，可以有效地判断电路的正确性，从而进一步改进设计方案。
二、实验过程本实验的目的是实现四位全加器的电路。
在四位全加器的电路中，需要实现三个输入端口A、B和CIN，以及两个输出端口SUM和COUT。
其中，SUM输出端口表示输入端口A和B相加的结果，COUT输出端口则表示两个输入端口相加后的进位。
首先，在EDA软件中，使用电路图工具设计了四位全加器的电路。
在电路图中，输入端口和输出端口均使用标准连接器进行连接。
在电路图中，使用四个完整加法器电路连接起来，从而实现四位全加器电路的功能。
接着，对设计出的电路进行了仿真。
仿真的过程中，需要给输入端口设置相应的电信号，以模拟实际应用中的电路电信号。
通过观察仿真结果，可以判断输入端口和输出端口的功能是否正确，从而判断电路图的设计是否正确。
最后，将完成的电路图经过PCB工具进行绘制。
绘制完成后，将其导入到模拟工具中，进行实际电路的模拟测试。
在测试过程中，需要将输入端口和输出端口分别连接到接口测试架，并按照正常的电路连接方式进行测试。
通过测试结果，可以判断电路图中所设计的电路是否正确。
同时，测试结果还能验证电路的可靠性和稳定性，从而进行后续改进。
三、实验结果根据以上实验过程，在EDA软件中，成功设计了四位全加器电路，并进行了仿真和实际测试。
在测试结果中，电路功能正常，而输出端口的结果也与预期结果一致。
经过多次测试，电路的稳定性和可靠性也得到了验证。
四、结论通过以上实验，得出如下结论：1. EDA软件在电路设计和仿真方面具有很大的优势，能够极大地提高电路设计的效率和可靠性。
2. 在设计电路时，需要充分考虑各个输入端口之间的电路连接方式，以确保电路的准确性和稳定性。
3. 在完成电路设计之后，需要进行仿真和测试，以验证电路的正常功能和性能表现，从而进一步改进和优化电路设计方案。
EDA—VHDL的四位全加器
EDA —VHDL 的四位全加器设计1 设计分析全加器是能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号的加法电路。
其真值表如表1所示：根据真值表可得出下列表达式：根据以上表达式，可以用数据流方式设计出1位全加器。
要设计的是4位全加器，这里采用串行进位来设计。
先设计4个1位的全加器，然后将低位的进位输出与高位的进位输入相连，将要进行加法运算的两个4位数的每一位分别作为每一个1位全加器的输入，进行加法运算，所有的1位全加器的输出组成一个4位数，即输入的两个4位数之和，最高位的全加器产生的进位输出即两个4位数求和的进位输出。
4位全加器的原理图如图1所示：()()cinb a ab cin b a b a ab abcincin b a bcin a cin ab cout ⊕+=++=+++=()()()()cinb a cin b a cin b a cin ab b a cin b a b a abcin cin b a cin b a cin b a s ⊕⊕=⊕+⊕=+++=+++=图1 4位全加器原理图根据图1所示，可以采用结构化描述方式设计4位全加器。
2 程序设计设计的程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder1 IS --1位全加器设计PORT(a,b,cin:IN STD_LOGIC;s,cout:OUT STD_LOGIC);END adder1;ARCHITECTURE dataflow OF adder1 IS --用数据流方式设计1位全加器SIGNAL tmp:STD_LOGIC; --用tmp表示a⊕b BEGINtmp<=a XOR b AFTER 10 ns;s<=tmp XOR cin AFTER 10 ns;cout<=(a AND b)OR(tmp AND cin) AFTER 20 ns;END dataflow;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4 IS --4位全加器设计PORT(a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0);cin:IN STD_LOGIC;s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout:OUT STD_LOGIC);END adder4;ARCHITECTURE structural OF adder4 IS --用结构化描述风格设计4位全加器COMPONENT adder1PORT(a,b,cin:IN STD_LOGIC;s,cout:OUT STD_LOGIC);END COMPONENT;SIGNAL x,y,z:STD_LOGIC;FOR u1,u2,u3,u4:adder1 USE ENTITY WORK.adder1(dataflow);BEGINu1:adder1 PORT MAP(a(0),b(0),cin,s(0),x);u2:adder1 PORT MAP(a(1),b(1),x,s(1),y);u3:adder1 PORT MAP(a(2),b(2),y,s(2),z);u4:adder1 PORT MAP(a(3),b(3),z,s(3),cout);END structural;3 仿真结果对上面的程序进行仿真，先对1位全加器仿真，结果如图2所示：图2 1位全加器仿真图由图2可以看出，1位全加器的仿真结果与表1相符，说明1位全加器设计成功。
用VHDL结构描述设计一全减器
下面再将或门的VHDL程序描述如下：
ENTITY orgate IS PORT(A1,B1:IN BIT; O1:OUT BIT); END orgate;
ARCHITECTURE orgate_arc OF orgate IS BEGIN O1<= A1 OR B1; END orgate_arc;
下面将两个半减器，一个或门的端口，通过定义一 些中间信号将其连接起来形成VHDL的结构描述。
在下面举的全减器例子里可以看到定义了中间信号
temp_T,temp_c1和temp_c2
ENTITY fullsub IS PORT(I1,I2,C_IN:IN BIT; FT,C_OUT:OUT BIT); END fullsub; ARCHITECTURE fullsub_arc OF fullsub IS SIGNAL temp_T,temp_c1,temp_c2:BIT; COMPONENT halfsub U0 temp_T U1 PORT(A,B:IN BIT; FT I1 T,C:OUT BIT); I2 halfsub halfsub END COMPONENT; temp_c2 C_IN COMPONENT orgate PORT(A1,B1:IN BIT; temp_c1 U2 C_OUT O1:OUT BIT); END COMPONENT;
首先用VHDL的行为描述设计半减器：
ENTITY halfsub IS PORT(A,B:IN BIT; T,C:OUT BIT); END halfsub; ARCHITECTURE halfsub_arc OF halfsub IS BEGIN PROCESS(A,B) BEGIN T<= A XOR B AFTER 10 ns; C <= (NOT A) AND B AFTER 10 ns; END PROCESS; END halfsub_arc;