RapidIO高性能通信中间件设计

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基于RapidIO的CORBA中间件ORB间通信方法[发明专利]

专利名称：基于RapidIO的CORBA中间件ORB间通信方法专利类型：发明专利
发明人：邵龙,高逸龙,陈颖,钟瑜,方科
申请号：CN202011042983.7
申请日：20200928
公开号：CN112199211A
公开日：
20210108
专利内容由知识产权出版社提供
摘要：本发明公开的一种基于RapidIO的CORBA中间件ORB间通信方法，涉及软件无线电领域，本发明通过下述技术方案予以实现：基于IIOP协议提供的TCP/IP协议栈，通过协议覆盖方式，增加以太网到RapidIO网络的适配层，实现以太网数据包运行于RapidIO网络之上，将以太网物理层替换成RapidIO层，在以太网链路层和RapidIO层之间增加一层适配层；通过TCP/IP协议栈和以太网链路层将IIOP数据层层封装，成为以太网帧，适配层将映射后的RapidIO源ID、目的ID填入RapidIO头，将RapidIO头添加到以太网帧最前面，组合成RapidIO数据格式，通过RapidIO层发送出去。

申请人：西南电子技术研究所(中国电子科技集团公司第十研究所)
地址：610036 四川省成都市金牛区茶店子东街48号
国籍：CN
代理机构：成飞(集团)公司专利中心
代理人：郭纯武
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通用RapidIO控制器的DMA高速传输方案设计

通用R a p i d I O控制器的D M A高速传输方案设计沈俊材(西南交通大学信息科学与技术学院,成都611756)摘要:本文旨在设计一款面向通信领域的高性能S o C,要求能够实现板与板的高速互连通信㊂此S o C设计基于R a p i d I O2.2协议规范,集成了G R I O,单通道速率可达6.25G b a u d,足以满足大部分通信应用的数据传输需求㊂同时考虑到大批量数据传输对系统性能的影响,本设计在R A B内部集成了D MA控制器,以减少处理器资源占用和系统性能损失㊂本文主要对G R I O和R A B两部分关键设计内容进行了详细说明㊂最后,基于裸板实现驱动程序设计,并与自带R a p i d I O软核的X i l i n x Z y n q7000Z C706开发板点对点连接测试,结果显示D MA读写带宽可达理论有效数据带宽的90%以上㊂关键词:S o C;R a p i d I O;D MA;Z y n q7000Z C706中图分类号:T N47文献标识码:AD e s i g n o f D M A H i g h-s p e e d T r a n s m i s s i o n S c h e m e B a s e d o n G e n e r a l R a p i d I O C o n t r o l l e rS h e n J u n c a i(I n f o r m a t i o n S c i e n c e a n d T e c h n o l o g y A c a d e m y,S o u t h w e s t J i a o t o n g U n i v e r s i t y,C h e n g d u611756,C h i n a)A b s t r a c t:T h e p u r p o s e o f t h i s p a p e r i s t o d e s i g n a h i g h-p e r f o r m a n c e S o C f o r c o mm u n i c a t i o n f i e l d,w h i c h r e q u i r e s h i g h-s p e e d t r a n s m i s s i o n o f l a r g e c a p a c i t y d a t a b e t w e e n b o a r d s.T h i s S o C d e s i g n i n t e g r a t e s G R I O b a s e d o n R a p i d I O2.2p r o t o c o l s p e c i f i c a t i o n.T h e s i n g l e c h a n n e l r a t e c a n r e a c h6.25G b a u d,w h i c h m e e t s t h e d a t a t r a n s m i s s i o n r e q u i r e m e n t s o f m o s t a p p l i c a t i o n s.A t t h e s a m e t i m e,c o n s i d e r i n g t h e i m-p a c t o f m a s s d a t a t r a n s m i s s i o n o n s y s t e m p e r f o r m a n c e,t h i s d e s i g n i n t e g r a t e s D MA c o n t r o l l e r i n R AB t o r e d u c e p r o c e s s o r r e s o u r c e o c c u-p a t i o n a n d s y s t e m p e r f o r m a n c e l o s s.T h i s p a p e r m a i n l y i n t r o d u c e s t h e k e y d e s i g n c o n t e n t s o f G R I O a n d R A B i n d e t a i l.F i n a l l y,t h e d r i v e r i s d e s i g n e d b a s e d o n t h e b a r e b o a r d.T h r o u g h t h e p o i n t-t o-p o i n t t e s t w i t h R a p i d I O s o f t I P c o r e o n t h e X i l i n x Z y n q7000Z C706d e v e l o p-m e n t b o a r d,i t s h o w s t h a t D MA r e a d-w r i t e b a n d w i d t h c a n r e a c h o v e r90%o f t h e t h e o r e t i c a l e f f e c t i v e d a t a b a n d w i d t h.K e y w o r d s:S o C;R a p i d I O;D MA;Z y n q7000Z C706引言近年来,嵌入式系统不断发展,对互连设备间的数据传输能力要求越来越高,计算机I/O技术作为高性能计算技术发展中的重要技术,决定了系统设备间的通信性能㊂传统的并行总线很难满足高带宽㊁高灵活性以及高可靠性的需求,无法达到未来各种更高性能的嵌入式系统所需的I/O性能[1]㊂为了解决这个问题,业内相继提出了很多新兴的串行互联技术[4]㊂目前比较流行的有P C I e㊁以太网和R a p i d I O㊂其中R a p i d I O主要定位于超高性能系统中芯片之间和模块之间的互连,其软件开销更低,传输效率更高,可显著节省功率和成本,此外,还提供了相当丰富的扩展功能,如误码管理㊁流量控制和灵活的拓扑路由[5]㊂正是R a p i d I O的高性能㊁高可靠性和结构灵活等特点,使其具有广泛的应用领域(如图像处理㊁视频会议㊁4G基站,甚至当前热门的5G技术等)㊂同时值得注意的是,在上述应用中,芯片要一直进行大量的数据交换,这会占用大量C P U资源,从而导致芯片性能降低[6]㊂D MA控制器可以替代C P U接管对总线的控制,完成传输后归还总线控制权,有助于减少处理器资源占用,适用于进行大批量数据传输并且对速度要求比较高的应用场景,以提升系统性能[7]㊂综合上述分析,本次设计S o C内部集成了R a p i d I O控制器,I P来源为M o b i v e i l的G R I O,支持R a p i d I O2.2㊂同时,采用了基于描述符的D MA传输方式,以进一步提升系统性能㊂1设计方案在处理器方面,系统采用高速R S I C内核A R M9㊂针对A R M核,总线设计方面采用经典的AM B A(A d v a n c e d M i c r o c o n t r o l l e r B u s A r c h i t e c t u r e,高级处理器总线架构)架构[8]㊂按照低速A P B㊁中速A H B㊁高速A X I的原则,将高速控制器R a pi d I O 挂载在A X I 总线上㊂R a p i d I O 模块主要分三部分:R A B [9]㊁G R I O [10]和S e r -d e s ,如图1所示㊂其中R A B 主要实现A X I 总线与G R I O 接口之间的数据转发;G R I O 主要实现R a pi d I O 协议的逻辑层[11]㊁传输层[12]以及物理层[13]中的P C S 子层;S e r d e s主要实现信号的串并转换和差分收发㊂图1 S R I O 结构图1.1 G R I O 设计R a pi d I O 采用三层分级体系结构㊂逻辑层定义全部R a pi d I O 事务包的格式,为端点器件发起和完成事务提供必要的信息㊂传输层定义R a p i d I O 地址空间和在端点器件间传输包所需的路由格式㊂物理层定义电气特性㊁链路控制和纠错重传等[14-15]㊂1.1.1 G R I O 结构M o b i v e i l 的G R I O 是一个灵活可配置的I P ,可作为端点㊁交换机和桥实现,结构如图2所示㊂图2 G R I O 结构图G R I O 基于R a pi d I O 2.2协议规范实现,分为两个实现层:逻辑层和物理层㊂逻辑层实现R a pi d I O 协议的逻辑层和传输层;物理层实现R a pi d I O 协议的物理协议层和P C S (P h y s i c a l C o d i n g S u b l a ye r ,物理编码子层)子层㊂I P 核在物理层支持串行和并行两种接口形式,本设计采用应用更加广泛的L P S e r i a l 串行接口,单通道数据速率可达6.25G b a u d㊂按照数据传输路径,G R I O 分为I n b o u n d 方向和O u t -b o u n d 方向㊂在O u t b o u n d 方向,U L (U s e r L o gi c ,用户逻辑)通过S U L I (S i m p l i f i e d U s e r L o gi c I n t e r f a c e ,简化的用户逻辑接口)提供数据包的标头信息和数据内容到G R I O ,再层层下发至外部的S e r d e s 发送器,最后到达R a p i d I O 链路㊂在I n b o u n d 方向,外部的S e r d e s 从R a p i d I O 链路上恢复出接收到的数据,再向上转发至逻辑层,逻辑层进行错误检测并将正确的数据包通过U L I 最终递交给U L ㊂1.1.2 I /O 事务与包R a pi d I O 操作是基于请求和响应事务的㊂包是系统中端点器件间的基本通信单元㊂R a p i d I O 事务被封装在包中,包含了确保事务可靠传输到目标端点所需的各个字段㊂表1列举了G R I O 支持的I /O 事务,其中f t y pe 表示事务包格式类型,t t y pe 表示事务类型㊂表1 G R I O 支持的I /O 事务I /O 事务f t y pe t t y p e 状态说明N R E A DA T OM I C i n cA T OM I C d e cA T OM I C s e t A T OM I C c l rNWR I T ENWR I T E _R S WR I T E0010010101100100110011011110111101000101N /A N /A 读带响应读后增带响应读后减带响应读后置一带响应读后清零无响应写带响应写流写F L OW C O N T R O L0111N /A N /A 流控MA I N T r e a dMA I N T w r i t e MA I N T r e a d r e s po n s e MA I N T w r i t e r e s po n s e MA I N T p o r t w r i t e100000000001001000110100N /A 0000011100000111N /A 维护读维护写维护读完成响应错误响应维护写完成响应错误响应维护端口写S t r e a m i n g 1001N /AN /A 数据流D o o r b e l l 1010M e s s a ge 10110000N /A 门铃消息数据消息R E S P O N S Ew i t h o u t d a t a R E S P O N S E w i t h d a t a1101000010000000I /O 完成响应0111I /O 错误响应0000带数据I /O完成响应对于用户来说,只需理解各类格式包的组成和时序,而无需关注协议的过多细节㊂有关各类事务包字段的详细描述可参见G R I O D a t a s h e e t㊂1.2 R A B 设计R A B 不属于R a p i d I O 协议规范的内容,它一端连接到R a pi d I O ,另一端连接到AM B A 总线系统,用于实现A X I 协议和R a pi d I O 协议间的数据转换㊂1.2.1 R A B 结构A X I R I O 桥结构图如图3所示㊂除可选功能模块外,R A B 内部主要包括:①A X I M a s t e r :A X I 写和读M a s -t e r ㊂②A X I S l a v e :A X I 写和读S l a v e ㊂③A P B S l a v e :A P B写和读S l a v e ,用于寄存器访问㊂④G R I O t o A X I C o n v e r -t o r :从G R I O 转换数据包到A X I ㊂⑤G R I O t o A X I C o n v e -r t o r :从A X I 转换数据包到G R I O㊂图3 A X I R I O 桥结构图1.2.2 配置访问配置空间访问图如图4所示,R A B 提供了16M B 的配置空间,包括标准R a pi d I O 配置空间寄存器㊁G R I O 特有C S R (C o mm a n d a n d S t a t u s R e g i s t e r ,命令状态寄存器)寄存器和R A B 特有C S R 寄存器,可供R I O 主机和AM -B A 主机访问㊂R a pi d I O 主机通过维护请求或常规的N R E A D 和NWR I T E 请求访问整个16M B 配置空间㊂AM B A 主机通过专用的A P B S l a v e 接口访问C S R ㊂I P 核的A P B 可访问地址空间仅4K B 或8K B ,为了访问到完整的16M B 空间,采用了页访问机制㊂1.2.3 地址映射R A B 作为桥,需要在AM B A 域和R I O域的地址间进图4 配置空间访问图行映射[16]㊂本设计A X I 地址位宽为38位,R a pi d I O 寻址支持34位和50位,默认为34位㊂A X I 到R I O 的地址映射如图5所示㊂图5 A X I 到R I O 的地址映射图示当R A B 接收到一个A X I 总线上的读写请求时,如果请求的地址落在A X I 地址映射窗口内,则进行A X I P I O地址映射,否则该请求被丢弃㊂对于A X I P I O 事务,A X I基址和R I O 基址必须1K B 边界对齐㊂R I O 到A X I 的地址映射如图6所示㊂首先,根据寄存器B y pa s s 使能位的值决定4位索引是来源于8位源器件I D ,还是34位或50位的R I O 地址㊂确定索引后,选择对应的查找表,然后通过查找表得到R I O P I O 窗口基址㊁窗口大小以及A X I 地址的高位地址㊂高位地址结合R I O 地址的低位地址共同构成最终的A X I 地址㊂1.3 D M A 设计P I O 模式为最基本的传输模式,进行大批量数据传输时会占用大量资源,影响系统性能㊂本设计在R A B 内部图6 R I O 到A X I 的地址映射图示集成了D MA 控制器,以代替C P U 接管总线控制权,实现AM B A 总线系统和R I O 系统间的大批量数据传输,减少系统性能损失[17]㊂1.3.1 读/写D M A 引擎本次D MA 设计采用多引擎工作方式,共有8个WD -MA (W r i t e D MA ,写D MA )引擎和8个R D MA (R e a dD MA ,读D MA )引擎㊂WD MA 引擎用于从AM B A 系统发送数据到R I O 系统㊂R D MA 引擎用于从R I O 系统发送数据到AM B A 系统㊂引擎核心组成部分包括发送/接收引擎㊁接口访问控制模块㊁D MA 传输控制模块㊁描述符访问控制模块㊁控制状态寄存器㊁多D MA 通道控制模块㊁D MA 通道缓存等㊂与普通D MA 控制器不同的是,本设计引入了描述符访问控制模块,用于实现D MA 描述符信息与A X I 内存描述符信息的交互㊂考虑到本地内存足够大,所以通常把大量描述符信息存放在本地A X I M e m o r y,然后引擎将配置好的描述符信息取出,更新到描述符寄存器,待传输完成后,更新描述符状态㊂1.3.2 描述符描述符共128位,包含了D MA 传输所需的全部信息,结构如表2所列㊂描述符有两种组织方式:链式和块式㊂块式描述符是一种特殊的链式描述符㊂如图7和图8所示,每个描述符都直接或间接地给出了下一个描述符的地址,因此D MA控制器无需频繁地向C P U 申请总线控制权,直至完成所图7链式描述符结构图8 块式描述符结构表2 描述符结构信号B i t 说明v a l i d 0指示描述符是否有效n e x t _p t r 1指示下一描述符地址是由n e x t _d e s c _w o r d_a d d r 指定或紧跟在当前描述符之后n e x t _e x t _a d d r 14:2在32b i t A X I 地址模式下作为保留域;在38b i t A X I 地址模式下作为高三位t r a n s _l e n 22:5传输长度,单位为4Ba x i _e x t _a d d r 123在32b i t A X I 地址模式下作为保留域;在38b i t A X I 地址模式下作为最高位d o n e24指示传输是否完成a x i _e r r o r 25指示A X I 错误r i o _e r r o r26指示R I O 错误d e s c _f e t c h _e r r o r 27指示获取描述符错误d e s c _u pd a te _e r r o r 28指示更新描述符错误a x i _e x t _a d d r 031:29在32b i t A X I 地址模式下作为保留域;在38b i t A X I 地址模式下作为b i t [36:34]s r c _w o r d _a d d r 63:32源地址d e s t _w o r d _a d d r 95:64目的地址n e x t _d e s c_w o r d _a d d r125:96下一描述符的地址n e x t _e x t _a d d r 0127:126在32b i t A X I 地址模式下作为保留域;在38b i t A X I 地址模式下作为b i t [34:33]有传输或出现错误后才交还控制权给C P U ,减少了建立D MA 申请的时间,适用于大批量数据搬移的场景㊂2 驱动编写与测试完成系统集成之后,接下来工作重点是仿真验证,以确保设计电路功能的正确性㊂在系统验证平台动态仿真,受软件资源和系统内存限制,仿真速度很慢,所以本次驱动程序设计基于裸机环境开发,即无操作系统的支持㊂虽然增加了驱动开发难度,但是减少了导入操作系统的漫长时间,有效提升了仿真效率㊂基于描述符的D MA 传输模式的软件配置流程如图9所示㊂为了尽可能真实地模拟出实际芯片的硬件场景,本次验证还引入了F P G A 进行辅助验证㊂通过资源评估,选用S t r a t i x V F P G A 作为验证版,以模拟真实的电路,并与自带R a p i d I O 软核的X i l i n x Z y n q7000Z C 706开发板点对点连接测试㊂测试结果显示,在4通道6.25G b a u d 模式下,D MA 读操作带宽可达2163.3536M b ps ,D MA 写操作带宽可达2017.4464M b ps ㊂考虑到高速串行通信8B /10B 编码以及协议本身的开销(以传输最大256字节数据为例,打包效率通常为92%~94%),在4通道6.25G b a u d 模式下,理论有效数据图9 D M A 传输模式软件配置流程图带宽为6.25G b p s ˑ4ˑ(8/10)ˑ0.92,即2355.2M b ps ㊂在不考虑链路维护和系统开销的情况下,D MA 读写带宽最高达到了理论有效数据带宽的91%左右㊂结语本文提出了一种基于R a pi d I O 的高速传输方案,利用当前流行的串行互联技术,并结合基于描述符的D MA 传输模式解决高性能嵌入式系统设备互联通信问题,具有一定的实用价值,为此类问题提供一个解决方案示例㊂参考文献[1]郦伟,肖鹏.基于R a pi d I O 协议的网络路径分配策略[J ].计算机工程与设计,2017,38(11):29772982.[2]李少龙,高俊,娄景艺,等.基于S R I O 总线的数字信号处理系统的实现通信技术[J ].通信技术,2012,45(5):101103.[3]张康.通信S o c R a pi d I O 验证平台设计[D ].西安:西安电子科技大学,2018.[4]李胤.高速串行总线应用研究[D ].北京:北京理工大学,2014.[5]祝树生,解春雷,仇公望,等.以太网㊁P C I e 和R a pi d I O 高速总线比较分析[J ].电子测试,2016(11):100102.[6]谢俊.实时图像处理系统中的D MA 控制器的设计与实现[D ].上海:上海交通大学,2006.[7]王之光,高清运.基于F P G A 的P C I e 总线接口的D MA 控制器的设计[J ].电子技术应用,2018,44(1):912.[8]AM B A A X I P r o t o c o l V 1.0S pe c if i c a t i o n ,2004.[9]R a p i d I O t o A X I B r i d ge C o n t r o l l e r D a t a s h e e t ,2014.[10]G R I O (2.2)D a t a s h e e t ,2014.[11]R a p i d I O T r a d e A s s o c i a t i o n .R a p i d I O I n t e r c o n n e c t S pe c if i c a t i o n R e v .2.1.P a r t 1:I n p u t /O u t p u t L og i c a l S pe c if i c a t i o n ,2009.[12]R a p i d I O I n t e r c o n n e c t S p e c i f i c a t i o n :C o mm o n T r a n s po r t S p e c i f i c a t i o n R e v 2.2,2011.[13]R a p i d I O I n t e r c o n n e c t S p e c i f i c a t i o n :P h y s i c a l L a y e r S pe c if i -c a t i o n R e v 2.2,2011.[14]F u l l e r S .R a pi d I O 嵌入式系统互连[M ].王勇,等译.北京:电子工业出版社,2006.[15]孙吉元.R a pi d I O 2.1I P 核设计[D ].南京:东南大学,2016.[16]Y o u n g K y o o n S u h ,B o n g k i M o o n ,A l o n E f r a t ,e t a l .M e m o r ye f f i c i e n t a n d s c a l a b l e a d d r e s s m a p p i n g f o r f l a s h s t o r a ge d e -v i c e s [J ].J o u r n a l of s ys t e m s a r c h i t e c t u r e ,2014,60(4).[17]张娟娟.R a pi d I O 高速串行总线的研究与实现[D ].长沙:国防科学技术大学,2011.沈俊材(硕士研究生),主要研究方向为嵌入式系统㊂(责任编辑:薛士然收稿日期:2020-03-03)艾睿电子㊁松下工业联合S T 推出I o T 智能设备模组艾睿电子㊁松下工业和意法半导体联合推出了面向智能工厂㊁智能家居和智能生活的低功耗无线多传感器边缘智能解决方案㊂该物联网解决方案模组整合艾睿电子的工程设计和全球分销能力与松下工业基于意法半导体B l u e T i l e (S T E V A LB C N 002V 1B )多传感器开发套件开发的物联网模组,使客户能够轻松地测试产品设计,将新的物联网产品更快地推向市场㊂该物联网解决方案模组板载意法半导体最新的低功耗蓝牙系统芯片(S o C )B l u e N R G B L E 5.0以及惯性㊁环境和音频等多个传感器,使设备厂商能够推出各种经济实惠㊁面积紧凑㊁物超所值的物联网产品,满足智能工厂㊁智能家居和智能生活市场的需求㊂全方位的服务和功能验证流程有助于降低物料清单成本㊂在一个有蓝牙通信功能的高能效的低功耗设计中,模组整合加速度计和陀螺仪,以及飞行时间测距传感器㊁压力传感器和湿度传感器,并经过标准化组织测试认证,使O E M 客户能够极大地缩短产品上市时间,降低设计成本和复杂性㊂这些模组是松下工业基于功能和设计出色的S T B l u e T i l e 传感器节点开发套件开发的,是加快创建适用于所有物联网的各种边缘节点传感器的理想选择,目前这些模块由艾睿电子代理销售, 意法半导体E M E A 市场与应用副总裁P h i l i p Lo l i e s 表示㊂松下工业欧洲公司物联网团队负责人S a r a G h a e m i 博士表示: 从S T B l u e T i l e 获得灵感,松下物联网解决方案模组帮助客户在这个快节奏时代缩短产品研发周期㊂松下工业能够提供优质的客户服务,贯穿产品生命周期从设计㊁开发㊁验证到售后的各个阶段㊂这些模组帮助客户减少开发工作量和产品总成本,同时确保产品质量达到最高水准,取得所需的产品认证㊂这一新的解决方案将满足智能工厂㊁智能家居和智能生活市场客户的需求㊂。

RapidIO高性能通信中间件设计

RapidIO高性能通信中间件设计
潘灵
【期刊名称】《电子技术应用》
【年(卷),期】2014(040)012
【摘要】针对RapidIO总线互联系统中网络节点间高效端对端通信功能的缺失,实现了基于消息机制的RapidIO通信中间件,以虚通道的方式为应用提供数据传输功能.虚通道采用HOST节点集中控制的管理方式,易于实现系统功能的迁移与重构.实物环境中的带宽、时延测试表明,RapidIO通信中间件具有很高的传输效率.
【总页数】3页(P107-109)
【作者】潘灵
【作者单位】中国电子科技集团公司第十研究所,四川成都610036
【正文语种】中文
【中图分类】TN911
【相关文献】
1.一种应用于高性能DSP的RapidIO控制器IP [J], 胡孔阳;韩琼磊
2.基于RapidIO的高性能通信接口的设计与实现 [J], 梁基;金亨科;徐炜民;郑衍衡;沈文枫
3.全球首家RapidIO互操作性实验室RIOLAB开始为采用RapidIO技术进行设计的供应商和原始设备制造商提供互操作性测试服务 [J],
4.RapidIO总线的嵌入式异构平台通信中间件 [J], 高逸龙
5.新一代高性能RapidIO互连技术及应用 [J], 雷蕾
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基于RapidIO协议的高速数据互联模块设计

基于RapidIO协议的高速数据互联模块设计作者：上官珠范国忠高文昀来源：《现代电子技术》2014年第15期摘要： RapidIO技术是目前世界上第一个、也是惟一的嵌入式系统互连国际标准，可以简单、高效、可靠地实现从单板到全系统的互连，在高性能数字信号处理系统中得到广泛的应用。

介绍了基于RapidIO协议的高速数据互联模块的设计方案、高速数据传输设计中的难点、以及模块的信号完整性分析。

该模块现已在雷达信号处理系统中得到应用验证，各项性能指标均能够满足应用需求，实现了可靠稳定的高速数据传输。

关键词： RapidIO； EDK； RocketIO； LWIP；信号完整性分析中图分类号： TN911.7⁃34 文献标识码： A 文章编号： 1004⁃373X（2014）15⁃0028⁃04 High speed data interconnection module base on RapidIO protocolSHANGGUAN Zhu， FAN Guo⁃zhong， GAO Wen⁃yun（Nanjing Research Institute of Electronics Technology， Nanjing 210039， China）Abstract：RapidIO technology is the world′s first and only one international standard of embedded system interconnection， which can simply and efficiently implement the interconnection from the single board to entire system， and is widely used in digital signal processing system. The design scheme of high⁃speed data interconnection module based on RapidIO protocal， the difficulties in the design of high⁃speed data transmission， and signal integrity analysis of module are introduced in this paper. This module has been used and verified in the radar signal processing system. The results indicate that each performance index of the module can meet the application requirements， and the module can achieve reliable and stable high⁃speed data transmission.Keywords： RapidIO； EDK； RocketIO； LWIP； signal integrality analysis0 引言随着军事电子技术的迅猛发展，现代雷达技术日新月异，电子设备之间的数据传输率越来越高，尤其在现代雷达系统中，需要高速的数据传输、采集和大吞吐量的数据传输，来实现数据高速实时处理，传统用于数据传输所采用的低速并行总线已经无法满足系统的要求。

rapidio s参数

rapidio s参数RapidIO S参数是一种用于高性能互连的通信协议。

它提供了高带宽、低延迟的数据传输能力，适用于各种应用领域，如通信设备、计算机服务器和数据中心等。

本文将介绍RapidIO S参数的特点、应用场景以及其在通信领域的优势。

一、RapidIO S参数的特点RapidIO S参数是一种面向系统级互连的通信协议，具有以下特点：1. 高带宽：RapidIO S参数支持多达32个8位数据通道，每个通道的最大带宽可达到6.25 Gbps。

这使得它能够满足对高带宽数据传输的需求，提供快速且可靠的通信。

2. 低延迟：RapidIO S参数的传输延迟非常低，通常在数纳秒到数微秒之间。

这对于需要实时响应和高效数据处理的应用非常重要，如通信设备中的数据包处理和计算机服务器中的数据交换等。

3. 支持多种拓扑结构：RapidIO S参数支持多种拓扑结构，包括点对点、多播和多级交叉开关等。

这使得它能够适应不同的应用场景，并提供灵活的系统配置和扩展性。

4. 可靠性和容错性：RapidIO S参数具有高可靠性和容错性。

它支持错误检测和纠正机制，能够在数据传输过程中检测和纠正错误，确保数据的可靠传输。

二、RapidIO S参数的应用场景RapidIO S参数广泛应用于各种领域，包括通信设备、计算机服务器和数据中心等。

1. 通信设备：RapidIO S参数在通信设备中用于数据包处理、交换机和路由器等关键功能。

它能够提供高带宽、低延迟的数据传输，满足对实时性和可靠性的要求。

2. 计算机服务器：RapidIO S参数在计算机服务器中用于高速数据交换和互连。

它能够提供快速的数据传输，支持大规模并行计算和分布式存储系统，提高系统性能和可扩展性。

3. 数据中心：RapidIO S参数在大规模数据中心中用于服务器之间的高速互连。

它能够提供高带宽、低延迟的数据传输，支持数据中心内部的快速数据交换和分布式计算。

三、RapidIO S参数在通信领域的优势RapidIO S参数在通信领域具有以下优势：1. 高性能：RapidIO S参数提供高带宽、低延迟的数据传输能力，能够满足对高性能通信的需求。

利用RapidIO技术搭建的可重构信号处理平台

利用RapidIO技术搭建的可重构信号处理平台在雷达、声纳、电子对抗等军用电子设备中，数字信号处理机作为实现信号处理算法的平台，起着至关重要的作用。

在传统的信号处理平台中，军事领域多选用ADI 公司的TigerShark 系列的DSP 芯片作为信号处理单元，在PCB 的板内和板间采用高速的LINK 口进行互联。

LINK 口是一种源同步接口，可以达到很高的传输速度。

但是，由于LINK 口是基于电路交换的接口，连接的双方独占一条通路，LINK 口一旦在硬件上连接起来，系统中的DSP 网络拓扑就固定不变了。

由于信号处理算法的多样性，系统中数据流的方向也很不确定，固定的DSP 拓扑网络只能针对一定的算法达到最优，当数据流方向改变较大时，同样的信号处理平台的传输效率就会大大降低。

这时，如果能够重新调整DSP 网络的拓扑结构，会大大提高平台的性能。

为了实现系统可重构的特性，需要利用专门的FPGA 芯片，将基于电路交换的LINK 口转换成基于(带有路由信息的)包交换的其他格式的接口进行传输。

现在比较流行的基于包交换的接口有串行RapidIO 接口、PCI Express 接口和千兆以太网接口等。

串行RapidIO、PCI Express 和千兆以太网技术都可以提供高速、可靠的点对点互联。

串行RapidIO 技术是专门为嵌入式系统互联而设计的，只要有足够多的交换机，就可以实现任意结构的拓扑。

PCI Express 技术是着眼于最大的兼容PCI 总线技术而设计，为了能够兼容传统的PCI 总线技术，PCI Express 的拓扑结构只能是树形结构。

这种结构在PC 机和服务器内非常适用，如果合适的话，也能用在嵌入式系统内。

但在PCI Express 的结构中除了要有交换机，还需要有一个根联合体来做统一的管理，这增加了硬件的开销。

千兆以太网技术是百兆以太网技术的升级，最初用于局域网内和广域网内的互联，是非常可靠的互联选择。

串行 RapidIO 高中性能嵌入式互连技术

串行 RapidIO: 高性能嵌入式互连技术摘要串行RapidIO针对高性能嵌入式系统芯片间和板间互连而设计，它将是未来十几年中嵌入式系统互连的最佳选择。

本文比较RapidIO和传统互连技术的优点；介绍RapidIO协议架构，包格式，互连拓扑结构以及串行RapidIO物理层规范。

介绍串行RapidIO在无线基础设施方面的应用。

RapidIO 与传统嵌入互连方式的比较随着高性能嵌入式系统的不断发展，芯片间及板间互连对带宽、成本、灵活性及可靠性的要求越来越高，传统的互连方式，如处理器总线、PCI总线和以太网，都难以满足新的需求。

处理器总线主要用作外部存储器接口，如德州仪器(TI) C6000系列DSP的外部存储器接口，可支持外接同步SDRAM、SBSRAM及FIFO，也可支持异步SRAM、FLASH等。

外部存储器接口也可用作与板内FPGA或ASIC芯片互连，这种情况下，FPGA或ASIC模拟一个DSP支持的存储器接口，DSP则把FPGA或ASIC当作存储器来访问。

这类同步接口带宽可达10Gbps，如德州仪器TMS320C6455 DSP的DDR2接口最大带宽为17.066Gbps，SBSRAM接口最大带宽为8.533Gbps。

然而，这种接口也存在一些局限性：1. 接口管脚多，硬件设计困难。

常见的DDR2接口有70～80个管脚；2. 只能用于板内互连，无法用于板间互连；3. 不是点对点的对等互连，DSP始终是主设备，其它器件只能做从设备。

PCI是广泛用于计算机内器件互连的技术。

传统PCI技术也采样类似于上述存储器接口的并行总线方式，如TMS320C6455 DSP的PCI接口，有32bits数据总线，最高时钟速度为66MHz，共有42个管脚。

最新的串行PCI Express技术采用与串行RapidIO（SRIO， Serial RapidIO）类似的物理层传输技术，使得带宽达到10Gbps左右。

但由于其主要的应用仍是计算机，而且为了兼容传统PCI技术，使得它在嵌入式设备方面的应用具有一定的局限性，如不支持点对点对等通信等。

rapidIO介绍

rapidIO介绍RapidIO是一种高性能、高可靠性、低延迟的总线架构，旨在加速多处理器系统中的数据传输。

它是专门为通信和数据处理应用而设计的，被广泛应用于网络路由器、数据中心、通信基础设施、工业自动化和军事领域等。

RapidIO的设计目标是提供高效的数据交换能力，以满足现代通信、计算和存储系统对高带宽、低延迟和可扩展性的需求。

RapidIO总线架构采用点对点的连接方式，具有多阶层的拓扑结构，可以支持高达128个节点的系统，并且允许多个节点同时进行数据传输。

RapidIO的最大特点之一是其低延迟和高带宽。

因为它是基于硬件的实现，数据可以在多个节点之间直接传输，而不需要通过软件来处理，从而大大降低了传输延迟。

此外，RapidIO的架构还支持传送一次提取多次复制（single copy/multiple copy），可以有效减少数据的复制和重复传输，提高数据传输的效率。

RapidIO还具有高可靠性和可靠性的优点。

它采用了流控制机制和数据完整性校验，可以确保数据传输的正确性和完整性。

此外，RapidIO还支持热插拔和热冗余的功能，可以在系统运行时动态添加或替换节点，而不会影响整个系统的正常运行。

RapidIO还具有良好的扩展性和灵活性。

它的拓扑结构可以根据应用的需求进行灵活的配置和扩展。

RapidIO还定义了一套标准接口和协议，可以与其他标准总线和协议兼容，使得它可以轻松地与其他硬件和软件系统集成。

RapidIO的应用非常广泛。

在通信领域，RapidIO被广泛应用于网络路由器、交换机、无线基站和光传输设备等，用于实现高速数据传输和实时数据处理。

在数据中心和云计算环境中，RapidIO可以用于构建高性能计算集群和分布式存储系统，提供快速和可扩展的数据传输能力。

在工业自动化和军事领域，RapidIO可以用于构建大规模的实时控制系统和传感器网络，用于高速数据采集和分析。

总的来说，RapidIO是一种为高性能、高可靠性和低延迟应用而设计的总线架构。

rapidio总线的嵌入式异构平台通信中间件

R a p i d I O总线的嵌入式异构平台通信中间件高逸龙(中国电子科技集团公司第十研究所,成都610036)摘要:分析R a p i d I O总线通信特点,针对其在逻辑层端对端通信能力的缺失,并且考虑到R a p i d I O内存映射通信模式可以发送特大数据包的特点,研究了基于R a p i d I O内存映射方式的端对端通信中间件,节点与节点之间采用虚通道进行通信㊂该套中间件在各种嵌入式设备实现,达成了嵌入式异构平台统一通信架构㊂实物环境中的通信速率测试表明,R a-p i d I O内存映射中间件具有很高的传输性能㊂关键词:通信中间件;内存映射;异构平台;R a p i d I O中图分类号:T P31文献标识码:AE m b e d d e d H e t e r o g e n e o u s P l a t f o r m C o m m u n i c a t i o n M i d d l e w a r e o f R a p i d I O B u sG a o Y i l o n g(T h e T e n t h R e s e a r c h I n s t i t u t e o f C h i n a E l e c t r o n i c T e c h n o l o g y G r o u p C o r p o r a t i o n,C h e n g d u610036,C h i n a)A b s t r a c t:I n t h e p a p e r,t h e c h a r a c t e r i s t i c s o f R a p i d I O c o mm u n i c a t i o n i s a n a l y z e d,f o r t h e l a c k o f e n d-t o-e n d c m u m i c a t i o n c a p a b i l i t y i n l o g-i c a l l a y e r a n d c o n s i d e r t h e c a a r a c t e r i s t i c s o f t h e R a p i d I O m e m e r y m a p c o mm u n i c a t i o n m o d e t o s e n d e x t r a l a r g e d a t a p a c k e t s,a n d t h e e n d-t o-e n d c o mm u n i c a t i o n m i d d l e w a r e b e t w e e n n o d e s b a s e d o n R a p i d I O m e m o r y m a p i s s t u d i e d.T h e v i r t u a l c h a n n e l s a r e u s e d t o c o mm u n i-c a t e w i t h n o d e s.T h e m i d d l e w a r e i s i m p l e m e n t e d i n v a r i o u s c o mm o n l y u s e d e m b e d d e d d e v i c e s,a n d a u n i f i e d c o mm u n i c a t i o n a r c h i t e c t u r e o f h e t e r o g e n e o u s e m b e d d e d p l a t f o r m s i s a c h i e v e d.T h e c o mm u n i c a t i o n r a t e t e s t i n t h e p h y s i c a l e n v i r o n m e n t s h o w s t h a t t h e r a p i d I O m e-m e r y m a p m i d d l e w a r e h a s h i g h t r a n s m i s s i o n p e r f o r m a n c e.K e y w o r d s:c o mm u n i c a t i o n m i d d l e w a r e;m e m e r y m a p;h e t e r o g e n e o u s p l a t f o r m;R a p i d I O引言R a p i d I O是由M o t o r o l a和M e r c u r y等公司率先倡导的一种高性能㊁低引脚数㊁基于数据包交换的互联体系结构,是为满足高性能嵌入式系统需求而设计的一种开放式互连技术标准㊂F r e e s c a l e(已被N X P收购)㊁T I㊁X i l i n x㊁I D T等多家嵌入式芯片厂商已经提供了强有力的支撑㊂在系统应用方面目前有两种方式:直接使用R a p i d I O逻辑层功能;将R a p i d I O逻辑层功能与通用协议适配㊂前者由于缺乏节点间端到端互联功能,很难应对多任务并发的系统应用㊂对于第二种方式,L i n u x平台上采用了设备抽象的方式将消息与门铃功能接入T C P/I P协议,V x W o r k s平台通过内存映射机制提供了对T I P C协议的支持㊂对于不同的嵌入式硬件,能激发其硬件特征的操作系统往往都是其硬件厂商提供的操作系统(如D S P使用B I O S,P P C 使用V x W o k r s操作系统等),导致无法直接使用现有的通用协议,同时这些通用协议也很难满足嵌入式系统对高带宽㊁低延迟的要求㊂本文针对R a p i d I O逻辑层内存映射机制的传输特点,结合R a p d i I O门铃传输机制设计实现了基于主控节点集中控制的P e r f o r m a n c e O p t i m i z a t i o n W i t h E n h a n c e d R I S C-P e r f o r m a n c e C o m p u t i n g(P P C)/D i g i t a l S i g n a l P r o c e s s i n g (D S P)/F i e l d P r o g r a mm a b l e G a t e A r r a y(F P G A),节点间高效通信的R a p i d I O内存映射中间件解决了异构设备间的高带宽端对端数据传输问题㊂1R a p i d I O内存映射中间件R a p i d I O内存映射中间件是基于R a p i d I O输入输出逻辑实现的节点间端到端的高效通信机制,适用于单次传输数据量大㊁传输吞吐率高的应用场合,为网络内的P P C/ D S P/F P G A处理节点应用程序提供虚通道的数据传输服务㊂R a p i d I O内存映射中间件利用R I O网络底层硬件通信机制和操作系统的资源调度策略,设计独立的通信虚通道,将逻辑链路层单个收发队列复用为多个虚通道提供给应用使用,通过少量的通信A P I为应用程序提供使用方便㊁灵活㊁数据收发高效的数据传输服务㊂通信中间件系统中以三大事务管理模块为核心,辅以8个其他的功能模块一起完成系统中的各项功能㊂模块划分如图1所示㊂图1 中间件模块划分1.1 虚通道管理R a pi d I O 内存映射中间件通过主控节点为P E 节点建立多个独立虚通道,应用程序使用虚通道与不同节点进行高速通信㊂主控节点使用内存映射方式可以直接对P E 节点的内存进行读写,P E 节点只需提前预留出一段内存作为中间件专用内存,即可避免本地应用程序与中间件对内存使用的冲突㊂中间件收发内存分布如图2所示㊂图2 中间件收发内存分布主控节点为每一个虚通道在内存中划分3个区域为通信使用:c h a n n n e l d e s c ㊁b l o c k d e s c 和b l o c k d a t a㊂c h a n n n e l d e s c 存储通道的端口名称㊁连接地址㊁连接组号㊁数据统计量,以及对应的b l o c k d e s c 和b l o c k d a t a 内存地址等信息㊂考虑到内存映射中间件面向的应用大多数为单包超大单包数据的通信场景,为了提高传输效率㊁减少拷贝次数,中间件不使用传统的帧头+数据内容的形式,而是采用帧头和数据内容分别传输方式来避免数据拷贝,即每次发送数据都将分别发送b l o c k d e s c 和b l o c k d a t a,这两包数据一起组成一包完整的帧㊂1.2 事件与连接管理由于R a p i d I O 内存映射(R I O MM )中间件对效率有很高的要求,必然使系统中的各个模块有比较强的耦合性,在模块比较多的情况下,模块之间依赖关系将变得异常复杂㊂为此,将模块之间的某些直接的函数调用转化为异步事件的上报,将模块之间的调用关系转化为与一个通用的事件模块的交互㊂采用这种模式,一个模块与多个模块的依赖关系就变成了一个模块仅仅与事件模块形成依赖关系,使系统整体结构更加清晰,如图3所示㊂图3 模块之间事件交换机制在事件模块中,采用了两种事件机制为其他模块提供服务㊂(1)系统事件机制系统事件机制主要用于系统内部模块之间的交互㊂对于需要处理某个事件的模块,需将处理该事件的回调函数注册到事件模块中,而对于激发该事件的模块,只需调用系统事件的通报接口,定位处理函数的任务就由事件模块完成㊂在事件模块中定义系统事件钩子结构体,以记录系统事件的处理函数及事件发生次数的统计信息,在事件模块中维护了一个由事件钩子结构体构成的数组㊂将R I OMM 中间件内部系统事件统一编码,每个编码就作为系统事件钩子结构体数组的下标,定位到指定的钩子结构体,实现系统事件的处理函数与异步事件的关联㊂(2)连接事件机制连接事件机制主要用于外部应用程序与R I O MM中间件的交互㊂类似于标准的s e l e c t 函数,应用程序调用连接事件捕获函数捕获数据到达等事件时,进程被阻塞,直到系统内的其他模块通报了该事件,连接事件模块根据到达的事件唤醒等待进程㊂为达到应用程序能够一次捕获多个连接事件的目的,采用对连接进行分组的方式㊂应用程序可以在获取连接对象前,首先获取一个连接对象组号,以该组号进行输入建立的连接对象都属于同一个连接对象组㊂若不指定组号,则连接将归结到默认连接组㊂连接事件的结构模型如图4所示㊂图4 连接事件的结构模型在事件模块中定义了事件等待器㊁连接事件容器和连接组三种数据结构㊂事件等待器描述捕获事件的信息,包括捕获事件的方式(组事件还是连接事件)㊁要捕获的事件掩码㊁所属连接组㊁连接对象㊁等待信号量等;连接事件容器与连接存在一一对应的关系,每个事件容器都保存了某图5 时钟条目队列运行状态图个连接上的事件位图等信息;连接组负责将连接事件容器按不同组归类,为在搜索时减少判断次数,将连接组上的连接事件容器按有无事件分别挂接到两个链表上㊂当应用程序捕获某个连接上的事件时,若待捕获事件未置位,则生成一个事件等待器,挂接到连接事件容器的等待链表上,通过获取等待器中的信号量进入阻塞状态㊂在连接上通报待捕获的事件后,释放等待器中的信号量唤醒捕获进程㊂当应用程序捕获某个组上的事件时,首先在连接组的有事件容器链表中搜索,若被捕获的事件未置位,则生成一个事件等待器,挂接到连接组的事件等待链表上,通过获取等待器中的信号量进入阻塞状态㊂在该连接组上某个连接上通报待捕获的事件后,释放等待器中的信号量唤醒捕获进程㊂1.3 定时器管理在嵌入式实时处理操作系统平台上,通常都提供了硬件级别的定时器功能,这就对定时器函数的运行时间有了较大的约束,若定时器运行时间过长,将对系统的响应时间产生负面影响,影响系统的实时性㊂因此需要一种运行于任务级别的定时器功能,时钟管理的任务就是将硬件级别的时钟虚拟为多个任务级运行的定时器㊂通过时钟条目结构体c l k _e n t r y 存放一个定时器的信息,包括时钟条目超时的回调函数及参数㊁时钟条目剩余的嘀嗒数㊁是否处于激活状态等信息㊂模块初始化时,申请一段静态内存,将其初始化为c l k _e n t r y的双向链表,此时,整个链表中的时钟条目都是空闲状态,而在运行过程中,整个双向链表将分为空闲链表部分和活动链表部分,分别由p C l k E n t F r e e 指针和p C l k E n t A c t i v e 指针指示㊂pC l k E n t A c t i v e 指向的活动链表中的时钟条目按t i c k s 由低至高排序,t i c k s 的值指定了当前条目还有多少滴答数将会被处理㊂每个条目中的t i c k s 存放的是相对于前一个条目的t i c k s 的相对值,如图5所示,活动队列中的前三个条目的绝对t i c k s 分别是3㊁5㊁9,实际存放的值分别是3㊁2㊁4㊂通过一个硬件定时器每隔1个滴答就运行一次,将活动链表中第一个t i c k s 不为0的条目的t i c k s 递减1,若递减后变为0,则激活时钟进程,该进程负责处理活动链表中每个t i c k s 为0的条目(调用相应的回调函数)㊂一个时钟条目处理完毕时,将其设置为空闲状态后,直接将p C l k -E n t A c t i v e 向右移动即可㊂当要申请新的时钟条目时,直接返回p C l k E n t F r e e 指示的空闲时钟条目,并将p C l k E n t F r e e 向右移动指向下一个空闲条目㊂当插入一个新的时钟条目时,需要从p C l k E n t A c t i v e开始扫描,每扫描一个条目就计算一次新的t i c k s 值,直到t i c k s 小于0,得出新条目正确的插入位置㊂当取消一个时钟条目时,需要调整后一个条目的t i c k s 值,并将该时钟条目设置为空闲,插入到p C l k E n t A c -t i v e 的前一个条目的位置,即p C l k E n t F r e e 链表的尾部㊂当重新设置一个时钟条目时,需要首先调整后一个条目的t i c k s 值,然后取出该条目,再按插入新的时钟条目的流程进行插入操作㊂1.4 数据传输与流量控制中间件接收数据地址为连续的物理内存,通过入队出队指针管理组成了一个环形接收队列,队列长度s l o t n u m 与单个缓冲区的大小s l o t s i z e 可以设置㊂接收端在完成了数据接收以后,会维护一个出队计数器o u t q _s e q u e n c e ,发送端在发送完成数据后,会维护一个入队计数器i n q _s e q u e n c e ㊂中间件为用户提供了可选择的流控机制,来保证接收端缓冲区的数据不会被覆盖㊂流量控制流程如图6所示㊂图6 流量控制流程图(1)读取出队指针,拥塞检测拥塞判断规则:若i n q _s e q u e n c e –o u t q _s e qu e n c e ȡs l o t n u m ,则接收端缓冲区已满,不再发送数据㊂(2)发送数据块传输数据块的目标R a pi d I O 空间地址:c u r r e n t _d a t a _a d d r s =d a t a _b a s e _a d d r s+((s l o t n u m -1)&o u t q _se -qu e n c e )*s l o t s i z e ㊂(3)发送当前数据块描述符根据描述符字段n 决定是否发送数据块描述符,接收端为F P G A 节点的,发送端描述符字段n 设置为0㊂传输数据块描述符的目标R a pi d I O 空间地址为:c u r r e n t _d e s c _a d d r s =d e s c _b a s e _a d d r s+((s l o t n u m -1)&o u t q _s e -qu e n c e )*d e s c s i z e ㊂(4)当前数据块入队指针递增++i n q _s e qu e n c e (5)发送门铃通知接收端数据到达如果接收节点为F P G A 节点,则可以通过收到数据描述包来确认数据已到达㊂2 性能评估基于R a pi d I O 内存映射中间件的设计思想,在D S P 6678㊁P P C P 2020与F P G A 325T 上分别实现了中间件㊂硬件测试环境为,一个P 2020节点作为控制节点,同时也作为一个P E ,D S P 6678和F P G A 325T 作为P E ,通过交换芯片1848进行连接,R a p i d I O 物理层统一工作在4x 模式下,频率为2.5G H z ㊂软件环境为3个P E 节点之间相互建立一条发送和接收通道,即测量F P G A 分别发送数据给P P C 和D S P ,D S P 分别发送数据给P P C 和F P G A ,P P C 节点分别发送数据给D S P 和F P G A ㊂测试数据长度为从16个字节开始,直到2M B ,R a pi d I O 物理层以2.5G H z ,4x 的频率工作,经过8B /10B 转换后提供给R a pi d I O 逻辑层的极限带宽为1G M B /s ,R a pi d I O 逻辑层损失了大约10%的传输带宽,经过R a p i d I O 内存映射中间件的虚通道层后测试的极限带宽为P P C 节点发送给P P C 节点,速率达到873M B /s㊂图7给出了传输长度不同时,F P G A 发送给P P C /F P G A节点和P P C 节点发送P P C /F P G A 节点的带宽㊂图8为发送长度大于10K B 的情况下对图7的局部放大,这样更方便观察㊂D S P 和P P C 节点在发送数据包小于4K B 的情况下,传输速率比较低,最高值不超过100M B /s ,但是F P -G A 节点在发送1K B 大小数据包的时候,就可以达到700M B /s ;当发送长度达到2M B 的时候,F P G A 节点的发送速率为780M B /s ,比P P C 节点870M B /s 逊色一些㊂D S P 和P P C 节点的发送速率相对于不同的发送长度几乎一样,在图中就不再单独标示D S P 的曲线㊂图7 通信速率1结语R a pi d I O 总线技术作为新一代芯片级互联人脸和情绪识别采用本地U S B 外设的图片进行测试,点击浏览(B r o w s e )按钮,在弹出的文件框中选择需要识别的图片,图片会上传到认知服务平台,应用程序接收到返回数据后对结果进行解析,并显示在应用程序界面上,如图6所示㊂图6 人脸和情绪识别结果页面每个人脸识别结果页面包含两部分,第一部分是在图片中标识出人脸的位置,并按照顺序给出编号;第二部分是下面的识别结果,以表格的形式展现,内容主要包括人脸识别(年龄㊁性别㊁是否微笑㊁是否佩戴眼镜)和情绪识别结果(A n g e r ㊁C o n t e m p t ㊁D i s g u s t ㊁F e a r ㊁H a p p i n e s s ㊁N e u t r a l ㊁S a d n e s s 和S u r pr i s e ),每个特征都用对应的值和置信度评分来表示㊂结语微软人工智能平台为开发者提供了计算机视觉㊁人脸识别㊁情绪识别等多种认知服务,大大降低了人工智能类应用程序的开发难度㊂本文以树莓派为硬件平台,结合摄像头等外设,在W i n d o w s 10I o T C o r e 系统上设计并实现了微软认知服务客户端应用㊂由于其计算和识别过程均在微软认知服务平台完成,本地无需进行复杂的算法运算,具有识别速度快㊁精度高㊁复杂度低的特点,具有较高的应用价值㊂参考文献[1]高良谋,张世龙.人工智能革命与传统企业再造[J ].管理现代化,2019,39(4):7173.[2]沈向洋.微软人工智能:增强人类智慧[J ].软件和集成电路,2017(6):1921.[3]施炯,梁丰.W i n d o w s I o T 应用开发指南[M ].北京:清华大学出版社,2016.潘澄(本科),主要研究方向为嵌入式应用系统开发;施炯(副教授),主要研究方向为物联网技术及应用㊂(责任编辑:薛士然收稿日期:2019-08-29)图8 通信速率2总线代表,已经广泛应用在嵌入式领域,但是因为缺少逻辑层端对端通信能力,大大限制了R a p i d I O 在复杂系统中的应用,本文设计的基于内存映射的中间件不仅实现了逻辑层端对端通信能力,并且高带宽㊁支持异构平台㊁易于实现功能迁移等特性使其具备较高的工程应用价值㊂同时可以看出,对于F P G A 节点的最大带宽比P P C 节点少10%左右,需要在后期对F P G A 内存映射中间件进行优化,达到更高的速率以支持雷达㊁图像处理等应用场景㊂参考文献[1]R a p i d I O T r a d e A s s o c i a t i o n .R a p i d I O P C I e x p r e s s a n d g i ga b i t e t h e r n e t c o m p a r i s o n R e v 03,2005.[2]R a p i d I O T r a d e A s s o c i a t i o n .R a p i d I O TM i n t e r c o n n e c t s pe c if i -c a t i o n p a r t 61x /4x L P -s e r i a l p h y s i c a l l a y e r s pe c if i c a t i o n R e v .1.3,2005.[3]R a p i d I O T r a d e A s s o c i a t i o n .R a p i d I O i n t e r c o n n e c t s pe c if i c a -t i o n R e v .1.3,2008.[4]M u l t i c o r e A s s o c i a t i o n .T I P C t r a n s pa r e n t i n t e r p r o c e s s c o m -m u n i c a t i o n p r o t o c o l ,2006.[5]W i n d R i v e r S y s t e m s I n c .W i n d r i v e r T I P C p r o gr a mm e r g u i d e 1.7.6,2009.[6]潘灵,桑楠.一种R a pi d I O 网络路径分配策略[J ].计算机应用,2008,28(Z 2):294295.[7]潘灵.R a pi d I O 高性能通信中间件设计[J ].电子技术应用,2014,40(12):107109.[8]C P S 1848U s e r M a n u a l C e n t r a l P a c k e t S w i t c h F o r m a l S t a -t u s ,2014.[9]S e r i a l R a p i d I O (S R I O )U s e r G u i d e .K e yS t o n e A r c h i t e c t u r e L i t e r a t u r e N u m b e r :S P R U GW 1B ,2012.[10]P 2020Q o r I Q I n t e gr a t e d P r o c e s s o r R e f e r e n c e M a n u a l P 2020RM R e v .103,2011.高逸龙(工程师),主要研究方向为嵌入式实时通信㊂(责任编辑:薛士然收稿日期:2019-09-03)。

基于 RapidIO 总线通信系统交换单元的设计与实现

基于 RapidIO 总线通信系统交换单元的设计与实现杨春顺【期刊名称】《计算机与数字工程》【年(卷),期】2014(000)006【摘要】In digital communication system ,the speed of digital signal processor is faster and faster ,so the problem that the capacity of the traditional bus can not satisfy with the system is more and more serious .At the same time ,the sub-system on one board is more and morecomplex ,so the problem that the wiring of parallel bus is too complex is also more and more serious .In order to resolve theseproblems ,introducing the RapidIO bus into the system is viable .The key of the ap-plication of RapidIO bus technology is the design of its switching structure .It designs an available switching structure of Ra-pidIO in the aspect of switching mode ,switching chip and the component of the switching unit .It also realizes the switching unit in hardware and software .%在数字通信系统中，数字处理器速度越来越高，总线瓶颈问题日益突出；同时单板的小系统集成度越来越高，并行总线布线复杂度过高等问题也日益突出。

rapid io原理

rapid io原理
RapidIO是一种高性能、低引脚数、基于数据包交换的互连体系结构，是由Motorola和Mercury等公司率先倡导的，专为满足未来高性能嵌入式系统需求而设计的开放式互连技术标准。

它主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。

RapidIO采用三层分级体系结构，包括逻辑层、传输层和物理层。

逻辑层位于最高层，定义了全部协议和包的格式，为端点器件发起和完成事务提供必要的信息。

传输层规范位于中间层，定义了RapidIO地址空间和在端点器
件间传输包所需要的路由信息。

物理层规范在整个分级结构的底部，包括器件级接口的细节，如包传输机制、流量控制、电气特性和低级错误管理等功能。

RapidIO的基本特征包括灵活的系统架构、带有错误检测的健壮的通信机制、频率及端口宽度的可扩展性、非软件密集型的操作（门铃机制，避免了轮询查看数据）、拥有高带宽及低开销的特点、低引脚数、低功耗和低延迟。

RapidIO数据流包括外围数据流和SRIO数据包。

外围数据流中，RapidIO 外围设备是一个外部驱动的从模块，可以在DSP芯片中起主控作用。

SRIO
数据包在逻辑层中包括头部（定义了连接的类型）和负载数据。

传输层依赖系统中的物理层，包括源和目的设备的ID编号。

物理层依赖与物理接口（即串行与并行RapidIO），并包含优先级、确认和错误检查的字段。

以上内容仅供参考，如需更多信息，建议查阅相关文献或咨询电子工程专家。

基于RapidIO接口的光纤通信系统设计与实现

基于RapidIO接口的光纤通信系统设计与实现基于RapidIO接口的光纤通信系统设计与实现摘要：随着信息技术的快速发展，光纤通信成为现代通信领域的关键技术之一。

本文基于RapidIO接口，设计并实现了一个应用于光纤通信系统的高性能数据传输方案。

通过详细的介绍与分析，验证了该方案的可行性和有效性，为光纤通信系统的发展提供了新的思路与方法。

第一章引言1.1 研究背景与意义随着互联网的快速发展和大数据时代的到来，对高性能通信系统的需求日益增加。

在通信系统中，数据传输方案起着至关重要的作用，而光纤通信作为一种高速、高带宽、低损耗的传输方式，被广泛应用于各个领域。

RapidIO接口作为一种高性能的串行通信接口，具备多节点连接、低时延、高吞吐量等优点，为光纤通信系统的设计与实现提供了一种新的解决方案。

1.2 研究目标与内容本文旨在设计并实现一个基于RapidIO接口的光纤通信系统，研究其在高性能数据传输方面的应用。

具体内容包括：（1）对RapidIO接口的原理与特点进行详细介绍；（2）分析光纤通信系统的需求与问题，并提出适用的解决方案；（3）设计与实现基于RapidIO接口的光纤通信系统，并进行性能测试与评估；（4）总结所设计与实现的光纤通信系统的优点与不足，并提出进一步的改进方向。

第二章 RapidIO接口原理与特点2.1 RapidIO接口概述RapidIO是一种点对点、全双工、低时延的高速串行通信接口，具备多节点连接、高带宽、可拓展性强等特点。

其传输速率可达到10Gb/s以上，提供了一种高性能的数据传输方式，适用于光纤通信系统的设计与实现。

2.2 RapidIO接口的工作原理RapidIO接口采用基于速率的时钟以及串行与并行传输的方式，通过点对点连接实现数据的传输。

其具体工作原理包括数据帧的组织与传输、错误检测与纠正、时钟同步等步骤，保证了数据的可靠性与准确性。

2.3 RapidIO接口的特点与应用RapidIO接口具有低时延、高吞吐量、灵活配置等特点，适用于数据密集型、低时延要求的应用场景。

采用窗口映射机制的RapidIO控制器设计

2018年第3期信息通信2018 (总第 183 期）INFORMATION&COMMUNICATIONS(S u m.No 183)采用窗口映射机制的R apidIO控制器设计段小虎(中国航空工业集团公司西安航空计算技术研究所，陕西西安710068)摘要:复杂嵌入式计算领域中越来越多地采用RapidIO技术来构建系统内的互连通信，但是许多设备并没有直接可用的 RapidIO控制器，而商用的桥芯片限制较多，很多场景无法适用。

针对这样的问题，设计了一种RapidIO控制器，该控制器采用地址窗口映射机制，自动分包/组包机制等策略实现了并行局部总线操作与RapidIO总线操作之间的相互转换。

实际应用表明，该控制器传输速率高、兼容性好、功能齐备,能够灵活扩展于各种总线下，可以在需要采用RapidIO技术进行互连通信的各领域液入式计算系统中进行推广。

关键词:RapidIO;窗口陕射;FPGA;嵌入式计算中图分类号:TN915.05 文献标识码:A文章编号:1673-1131(2018)03-0130-040引言随着航空、航天等复杂嵌入式计算领域的不断发展，一方面，系统对内部各模块间的数据交换和数据传输的速率与规模有了更高的需求，传统的并行总线由于时钟频率和信号走线的限制已经无法满足数据传输的需要;另一方面，由于系统规模越来越大，基于对系统容错性和系统网络重构的更高需求，常用的树状总线结构已经不再适合作为整个系统的架构形式。

基于这样的应用需求和发展趋势，复杂嵌入式计算系统需要引入新的互连通信架构方式来解决这些问题。

R a p id IO技术是一种高性能低引脚数的基于包交换的交叉开关互连技术。

它采用了高速串行总线技术，带宽高，延时低，适合高性能嵌入式系统内的互连通信。

另外,R apidIO网络互连采用基于交换机的互连拓扑结构，系统中多个RapidIO 端设备的通信链路由交换机组织在一起，各个端设备在网络中均是对等节点，系统配置更加灵活，并且有更好的系统容错性和网络重构能力气R apidIO的这些优点可以很好地解决复杂嵌入式计算领域发展中所面临的问题，所以在复杂嵌入式系统中越来越多地采用RapidIO技术来构建系统内的互连通信。

串行RapidIO_高性能嵌入式互连技术

在传统的基站中，ＤＳＰ与ＡＳＩＣ或线基础设施，串行ＲａｐｉｄＩＯ是最佳的互
图６所示。
ＦＰＧＡ之间的互连一般用外部存储器接连技术。高达１０Ｇｂ／ｓ的带宽、低时延和
口（ＥＭＩＦ）；ＤＳＰ之间或ＤＳＰ与主机之低软件复杂度满足了飞速发展的通信技
间一般用ＨＰＩ或ＰＣＩ互连。它们的主要术对性能的苛刻需求；串行差分模拟信
全由硬件实现，所以被访问的器件不会有任何软件负担。从功能上讲，这一特
此一个ＲａｐｉｄＩＯ网络最多可容纳２５６或６５５３６个终端器件。与以太网类似，
像以太网一样，ＲａｐｉｄＩＯ也是基于点和ＴＩＤＳＰ的传统的主机接口（ＨＰＩ）ＲａｐｉｄＩＯ也支持广播或组播，每个终端
包交换的互连技术。如图３所示，类似。但和ＨＰＩ口相比，ＳＲＩＯ带宽大、器件除了独有的器件ＩＤ外，还可配置广
背板互连的ＳｅｒＤｅｓ技术，它采用差分交数据编码成１０位数据，“并／串转换”模传输。
流耦合信号。差分交流耦合信号具有抗块将１０位并行数据转换成串行位，发送
干扰强、速率高、传输距离较远等优点。模块把数字位转换成差分交流耦合信号
差分交流耦合信号的质量不是由传统的在信号线上发送出去。接收的过程则正
ＲａｐｉｄＩＯ协议结构及包格式为了满足灵活性和可扩展性的要
求，ＲａｐｉｄＩＯ协议分为三层：逻辑层、传输层和物理层，如图２所示。逻辑层定义了操作协议；传输层定义了包交换、
表１１０Ｇ级互连技术比较
软件开销硬件纠错重传传输模式拓扑结构直接点对点对等互连传输距离数据包最大有效载荷长度
缺点是：带宽小、信号线多、主从模式号技术满足了系统对引脚数量的限制，

基于PowerPC的RapidIO高速串行通信设计与实现

择了通过ＰｗｒＣ提供的ＲｐｄＯ硬核实现。本次ｏｅＰａｉＩ
方案设计选用Ｆｅｓａ公司针对ＳｒａｉＯ推出ｒｃｌｅｅｅｉＲｐＩｌａｄ
的最新ＰｗｒＣ０ｅＰ —— ＭＰ８４ＥＣ５８。
架构是一种高性能、引脚数、于包交换的交叉开低基
关键词：嵌入式操作系统；系统互联；据传输；数串行ＲｐｄＯａｉＩ
中图分类号：Ｎ１；Ｐ３Ｔ９９Ｔ３６
文献标识码：Ａ
ｄｉ１．９９ｊｉｎ１０ —８３．０１０．１ｏ：０３６／．ｓ．０１９ｘ２１．３０７ｓ
关互连技术。本文提出了基于ＰｗｒＣ的ＲｐｄＯｏｅＰａｉＩ
在传统的嵌入式系统中，处理器速度和性能受的限制，系统对数据传输的速率要求不高。然而，随
着ＣＵ、Ｓ、ＰＡ和ＡＣ技术的迅速发展，统的ＰＤＰＦＧＤ传分层共享总线已经无法满足现在高性能嵌入式系统的Ｉ能需求和信号处理高速数据传输需求。系Ｏ性统互联，即板问各种信号高速实时交互，了制约嵌成入式系统性能提升的一个主要瓶颈。
基于Ｐｗｒ的ＲｐｌｏｅＣａｄＰｉＯ高速中行通信设计与实现
纪斌，郑志国
（中国西南电子技术研究所，成都６０３）１０６
摘要：出了采用基于ＰｗｒＣ架构的ＭＰ８４Ｅ为主机的高速串行ＲｐｄＯ实现方案，细阐述提ｏｅＰＣ５８ａｉＩ详了硬件设计要点和软件初始化流程，以ＰｗｒＣ为处理器的嵌入式操作系统实现设备间的高速互为ｏｅＰ连提供了一套行之有效的解决方案。

串行RapidIO技术介绍

串行RapidIO技术介绍串行RapidIO（RapidIO）是一种高性能、低延迟、可靠的互联技术，它被广泛应用于通信和计算领域。

RapidIO技术最初由RapidIO Trade Association（RSTA）开发，并于2002年首次发布。

它目前已成为通信和计算系统中最重要的互联技术之一RapidIO技术采用串行通信的方式进行数据传输。

相较于并行通信，串行通信具有更高的带宽和更低的功耗。

RapidIO技术的主要特点包括以下几个方面：1. 高带宽：RapidIO技术提供高达10Gbps的带宽，可以满足各种通信和计算应用的需求。

它支持点对点和多对一的拓扑结构，可以满足不同系统的互连需求。

2. 低延迟：RapidIO技术的延迟非常低，可以在纳秒级别内完成数据传输。

这使得它非常适合实时应用，如无线通信、视频处理和数据中心应用等。

3. 可靠性：RapidIO技术提供了一系列的错误检测和纠正机制，包括CRC（循环冗余检测）、重传机制和流量控制等。

这些机制可以确保数据在传输过程中的完整性和可靠性。

4. 灵活性：RapidIO技术支持多种拓扑结构，如星型、树型和多级互连等。

它还支持多种传输模式，包括消息传输、数据传输和共享内存等。

这使得它可以适应不同系统的需求，提供灵活的扩展性和性能。

5. 兼容性：RapidIO技术具有良好的兼容性，可以与其他互联技术进行集成。

它可以与PCI Express、Ethernet和InfiniBand等技术进行互操作，实现多种设备的互连。

除了以上特点，RapidIO技术还具有一些独特的优势。

首先，它提供了一种可编程的硬件和软件结构，可以简化系统的开发和维护。

其次，它采用了精简的协议，使得系统设计更加简单和高效。

第三，RapidIO技术具有低功耗的特点，可以降低整个系统的能耗。

RapidIO技术在通信和计算领域有着广泛的应用。

在通信领域，它被用于构建高性能数据传输和处理系统，如基站、网络路由器和交换机等。