最新FPGA题及答案

1、本课程的讲授目标：了解一种新技术EDA；掌握一种设计工具（器件：Altera FPGA软件：Quartus II）；掌握一种语言Verilog HDL。

2、使用Quartus II进行逻辑设计，常用的设计思想的输入方式有：原理图、HDL 等。

3、高级语言C程序经过软件程序编译器形成cpu指令/数据代码流；Verilog HDL程序经过综合器形成电路网表文件4、CPLD是在PAL，GAL等类型器件的基础上发展起来的与或阵列型PLD器件，大多数FPGA采用了查找表结构，其物理结构是静态存储器SRAM.。

5、JTAG边界扫描技术用于对高密度、引脚密集的器件和系统进行测试，如：CPU，DSP，ARM，PLD 等。

同时，JTAG接口也被赋予了更多的功能：编程下载、在线逻辑分析。

6、使用Verilog HDL进行逻辑设计，变量的值有4种状态：0、1、x、z；7、定义逻辑功能的几种基本方法：用assign持续赋值语句定义、用always过程块定义、调用元件（元件例化）。

8、整数按如下方式书写：+/-<size> '<base><value> 即+/-<位宽>'<进制><数字>size 为对应二进制数的宽度；base为进制；value是基于进制的数字序列。

进制有如下4种表示形式：二进制（b或B）、十进制（d或D或缺省）、十六进制（h或H）、八进制（o或O）9、定义reg型标量型变量：reg qout;//变量名qout10、定义wire型向量：wire[7:0] databus；//databus的宽度是8位11、在状态机设计中使用一位热码定义5种状态，并定义状态变量：parameter s0=5’b00001，s1=5’b 00010，s2=5’b 00100，s3=5’b 01000，s4=5’b 10000；reg [4:0] state,next_state;12、在状态机设计中使用顺序码定义5种状态，并定义状态变量：parameter s0=3’b 000，s1=3’b 001，s2=3’b 010，s3=3’b 011，s4=3’b 100；reg [2:0] state,next_state;1、成为IEEE 标准的HDL 有（ CD ）A 、ABEL-HDLB 、AHDLC 、VHDLD 、Verilog HDL2、Quartus II 是 （ A ）公司的（ D ）开发工具。

A 、AlteraB 、XilinxC 、LatticeD 、集成 E 、专用F 、第三方3、ModelSim 是Mentor 公司的出色的（C ）软件，它属于编译型（ C ）器，速度快，功能强。

A 、综合B 、编译C 、仿真、D 、布局布线E 、编程配置4、使用Altera 公司的Quartus II 和FPGA 器件能够进行（ BEF ）设计。

A 、模拟电路设计B 、数字电路设计C 、PCB 设计D 、高速电路设计E 、DSP 设计F 、SOPC 设计5、使用Verilog HDL 进行逻辑设计，端口类型有（ ABC ）A 、inputB 、outputC 、inoutD 、buffer6、使用Verilog HDL 进行逻辑设计，可综合的变量类型有（ ABF ）A 、regB 、wireC 、bufferD 、stringE 、doubleF 、integer7、a=5`b11001; b=5`b10101;下面那个是正确的 （ ABCD ）A 、~a=5’b00110;B 、 a&b=5`b10001;C 、 a|b=5`b11101;8、下面那些语句可以被综合成电路 （ BCDE ）F 、whileA 、initialB 、alwaysC 、assignD 、`defineE 、for1、VHDL 和 V erilog HDL 是一种HDL 的两种名称 （ × ）2Verilog HDL 是IEEE 标准 （√）3、相同的电路逻辑即可使用原理图方法输入也可使用HDL 语言输入 （ √ ）4、Verilog HDL 语言编写的程序都是可以被综合的，都能形成网表电路。

（ × ）5、Verilog HDL 语言即可用来做可综合的功能模块设计，又可以编写仿真文件实现对模块的测试。

（ √ ）6、“？”是高阻Z 的另一种表述符号。

（ √ ） 7COUNT 与count 是相同的标识符名称。

（ × ）8、Verilog 语言内部已经使用的词称为关键字或保留字，这些保留字用户不能作为变量或节点名字使用。

关键字都是大写的。

（ × ） 9、下面3中连接符的使用能实现相同的功能 （ √ ）A 、{ 3{ a,b } }；B 、{ {a,b} , {a,b} , {a,b} }；C 、{ a , b , a , b , a , b }10initial语句可以被综合器综合成电路。

（×）module voter7(pass,vote);output pass;input[6:0] vote;reg[2:0] sum;integer i;reg pass;always @(vote)begin sum=0;for(i=0;i<=6;i=i+1) //for语句if(vote[i]) sum=sum+1;if(sum[2]) pass=1; //超过4人赞成，则通过else pass=0;End endmodule②8、4选1数据选择器module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input[1:0] sel; reg out;always @(in0 or in1 or in2 or in3 or sel)//敏感信号列表case(sel)2'b00: out=in0;2'b01: out=in1;2'b10: out=in2;2'b11: out=in3;default: out=x;endcaseendmodule③13、带同步清0/同步置1（低电平有效）的D触发器module dff_syn(q,qn,d,clk,set,reset);input d,clk,set,reset; output reg q,qn;always @(posedge clk)beginif(~reset) begin q<=1'b0;qn<=1'b1;end//同步清0，低电平有效else if(~set) begin q<=1'b1;qn<=1'b0;end//同步置1，低电平有效else begin q<=d; qn<=~d; endendendmodule④14、带异步清0/异步置1（低电平有效）的D触发器module dff_asyn(q,qn,d,clk,set,reset);input d,clk,set,reset; output reg q,qn;always @(posedge clk or negedge set or negedge reset)beginif(~reset) begin q<=1'b0;qn<=1'b1; end//异步清0，低电平有效else if(~set) begin q<=1'b1;qn<=1'b0; end//异步置1，低电平有效else begin q<=d;qn<=~d; endendendmodule⑤18、分频器设计（偶数等占空比分频；1：15占空比分频）A、module div6(clk,rst,clk6);input rst,clk;output clk6;reg clk6;reg [1:0] c nt;always@(posedge clk or posedge rst)beginif(rst==1’b1)c nt<=2’b00;else if(cnt==2)begincnt<=2’b00;clk6<=~clk6;endelse cnt<=cnt+1;endendmoduleB、module div1_15(clk,rst, clk16);input rst,clk;output clk16;reg clk16;reg [3:0] cnt;always@(posedge clk or posedge rst)beginif(rst==1’b1)cnt<=4’b0000;else cnt<=cnt+1;endalways@(posedge clk or posedge rst)beginif(rst==1’b1)clk16<=1’b0;else if(clk16==15)clk16<=1’b1;else clk16<=1’b0;endendmodule⑥19、画出状态转移图，并采用有限状态机设计一个彩灯控制器，要求控制8个LED灯实现如下的演示花型：从两边往中间逐个亮；全灭；从中间往两头逐个亮；全灭；循环执行上述过程LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_Arith.ALL;USE IEEE.STD_LOGIC_Unsigned.ALL;ENTITY sfwy ISPORT(clk:IN STD_LOGIC;led: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));end;ARCHITECTURE one OF sfwy ISsignal led_r: std_logic_vector(8 DOWNTO 0);signal tmp:std_logic_vector(25 downto 0);signal q:std_logic;beginprocess(clk)beginif clk 'event and clk='1'then tmp<=tmp+1;end if;end process;q<=tmp(25);led<=led_r(7 DOWNTO 0);process(q)beginif q'event and q='1'thenled_r<=led_r(7 DOWNTO 0) & '0';if led_r="000000000" THEN--循环完毕吗？led_r<="111111111";--是，则重新赋初值end if;end if;end process;end one;⑦20、画出状态转移图，并采用有限状态机设计一个“1001”串行数据检测器。