基于32位微处理器系统架构的Cache设计

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基于FPGA的32位RISC微处理器设计

器数据路径结构，并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整水线结构的动态分支预测器用以解决微处理器分支冒险问题，其优点在于既能降低微处理器
第２卷第３６期２１年５月０１
数
据
采
集
与
处
理
Ｖｏ．６Ｎｏ３１２．
Ｍａｙ２０１１
Ｊｕｎｌｏｔｑｉｉｉｎ８ｒｃｓｉｇｏｒａｆＤａａＡｃｕｓｔｏＬＰｏｅｓｎ
文章编号：０４９３（０１０ —３７０１０ — ０７２１）３０６ — ７
基于ＦＧＡ的３Ｐ２位ＲＩＣ微处理器设计Ｓ
刘览郑步生施慧彬
（．１南京航空航天大学电子信息工程学院，南京，１０６２０１；
２南京航空航天大学计算机科学与技术学院，京，１０６．南２０１）
的ＣＩ同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频。最后给出了设计的综合结果，对该Ｐ，并设计进行了软件仿真和硬件验证。在ＦＧＡ芯片上的运行时钟频率可达１６６８ＭＨｚＰ４．２。关键词：简指令集计算机；处理器；水线；支预测精微流分中图分类号：Ｐ０．Ｔ３２２文献标识码：Ａ

嵌入式系统设计教程(第2版)简答题答案.pdf

第一章嵌入式系统概论1.嵌入式系统的定义是什么？答：以应用为中心，以计算机技术为基础，硬件、软件可裁剪，功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。

2.简述嵌入式系统的主要特点。

答：（1）功耗低、体积小、具有专用性（2）实时性强、系统内核小（3）创新性和高可靠性（4）高效率的设计（5）需要开发环境和调试工具3. 嵌入式系统一般可以应用到那些领域？答：嵌入式系统可以应用在工业控制、交通管理、信息家电、家庭智能管理系统、网络及电子商务、环境监测和机器人等方面。

4. 简述嵌入式系统的发展趋势答：（1）嵌入式应用的开发需要强大的开发工具和操作系统的支持（2）连网成为必然趋势（3）精简系统内核、算法，设备实现小尺寸、微功耗和低成本（4）提供精巧的多媒体人机界面（5）嵌入式软件开发走向标准化5.嵌入式系统基本架构主要包括那几部分？答：嵌入式系统的组织架构是由嵌入式处理器、存储器等硬件、嵌入式系统软件和嵌入式应用软件组成。

嵌入式系统一般由硬件系统和软件系统两大部分组成，其中，硬件系统包括嵌入式处理器、存储器、I/O系统和配置必要的外围接口部件；软件系统包括操作系统和应用软件。

6.嵌入式操作系统按实时性分为几种类型，各自特点是什么？答：（1）具有强实时特点的嵌入式操作系统。

（2）具有弱实时特点的嵌入式操作系统。

（3）没有实时特点的嵌入式操作系统。

第二章嵌入式系统的基础知识1.嵌入式系统体系结构有哪两种基本形式？各自特点是什么？答：冯诺依曼体系和哈佛体系。

冯诺依曼体系结构的特点之一是系统内部的数据与指令都存储在同一存储器中，其二是典型指令的执行周期包含取指令TF，指令译码TD，执行指令TE，存储TS四部分，目前应用的低端嵌入式处理器。

哈佛体系结构的特点是程序存储器与数据存储器分开，提供了较大的数据存储器带宽，适用于数据信号处理及高速数据处理的计算机。

2.在嵌入式系统中采用了哪些先进技术？答：（1）流水线技术（2）超标量执行（3）总线和总线桥3.简述基于ARM架构的总线形式答：ARM架构总线具有支持32位数据传输和32位寻址的能力，通过先进微控制器总线架构AMBA支持将CPU、存储器和外围都制作在同一个系统板中。

32位微处理器

NE：数据异常中断控制位。NE=1表示执行浮点运算指令时发生故障，产生异常中断16。NE=0同MS DOS系统中以前所用的所有协处理器的控制之间保持兼容。
WP：写保护控制位。WP=1表示表示禁止来自管理程序级的写操作写到用户级的页面上。WP=0通过管理进程可以对用户级的只读页面进行写操作。
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TSD：禁止定时标志。TSD=1且当前特权级不为0时，禁止RDTSC指令（读时间标志计数器指令）且执行这一指令时将产生故障。TSD=0表示在任何特权级上都允许RDTSC指令执行。
DE：调试扩充位。DE=1表示允许调试扩充。DE=0禁止调试扩充。实际上该位控制是否支持I/O断点。
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1.1 32位微处理器的寄存器组
GDTR和IDTR必须在转入保护模式之前进行初始值设定，这两个寄存器在实地址模式下可以访问。LDTR和TR只能在保护模式下使用，程序只可以访问段选择寄存器，其他的缓冲部分是在任务切换时由LDT描述符和TSS描述符中自动装入的。
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1.1 32位微处理器的寄存器组
系统地址寄存器和系统段寄存器
任务寄存器TR：是一个16位的寄存器，用来存放任务状态段表（TSS）的段选择字。
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1.1 32位微处理器的寄存器组
32位微处理器为了控制管理的需要，配备了控制寄存器。在80386 中配备了3个32位的控制寄存器(CR0,CR2,CR3)，发展到Pentium微处理器时，就有5个控制寄存器(CR0~CR4)，不过，控制寄存器中的一些位被重新定义了。这些控制寄存器中保存着全局性的和任务无关的机器状态，供应用程序读取，而写这些控制寄存器的操作被大多数系统禁止。
CR3：页因为Pentium的页目录表是按页排列的。 PWT：页面写贯通。PWT=1表示对当前所访问的页实现通写。PWT=0则实现

【免费下载】分析Cache的运行机制和设计理念

分析Cache的运行机制和设计理念随着双核时代的到来，CPU的Cache越来越受到DIYer的重视。

本文吸收了其它高手发表的文章观点，浅谈一下Cache的运行和设计原理。

1. CPU Cache简介Cache其是就是CPU和内存之间的一个中转站。

由于目前CPU的频率（速度）已经大大超过内存，往往CPU会为了读取或存储数据白白浪费几十个时钟周期。

这造成了巨大的资源浪费。

于是Cache的设计思想被提上日程，几经实验修改后，逐渐形成了我们现在所能够看到的Cache架构。

在现代CPU设计中，设计师们要解决的最主要问题，就是找到一个在CPU和内存之间平衡的均点。

Cache作为CPU--->内存的中转站，在其中发挥了巨大的作用。

CPU在请求数据或指令时，除了常规的在内存中进行查找外，还会在Cache中进行查找。

一旦命中，就可以直接从Cache中读取，节约大量时间。

正因为如此，Cache在现代CPU中显得越来越重要。

2. Cache的实现原理众所周知，Cache属于SRAM（Satic Random Access Memory），它利用晶体管的逻辑开关状态来存取数据。

也正因为如此，SRAM内部的电路构造比起常见的DRAM（Dynamic Random Memory）要复杂得多，导致了成本的巨增。

这也是SRAM不能普及的一个重要原因。

Cache在计算机存储系统中没有编配固定的地址，这样程序员在写程序时就不用考虑指令是运行在内存中还是Cache中，Cache对于计算机上层来说是完全透明的。

CPU在读取数据时，会首先向内存和Cache都发送一个查找指令。

如果所需要的数据在Cache中（命中），则直接从Cache读取数据，以节约时间和资源。

CPU对Cache 的搜索叫做Tag search，即通过Cache中的CAM（Content Addressed Memory）对希望得到的Tag数据进行搜索。

CAM是一种存储芯片，延迟很低，常用于网络设备中用作路由选择。

基于32位超标量处理器的保留站设计

【关键词】保留站；ＡＬＵ；超标量；多发射【中图分类号】ＴＰ３ｌ１【文献标识码】Ａ【文章编号】１００８．１１５１（２０１３）１１－０００３．０２
Ｒｅｓｅｒｖａｔｉｏｎｓｔａｔｉｏｎｄｅｓｉｇｎｂａｓｅｄｏｎ３２ｂｉｔｓｓｕｐｅｒｓｃａｌａｒｐｒｏｃｅｓｓｏｒｓ
翟召岳
（同济大学电子与信息工程学院，上海２０１８０４）
【摘要】该保留站根据超标量处理器中寄存器重命名的原理，将从数据寄存器或ＡＬＵ单元送来的数据临时存储在保留站

的数据位，３两个数据位的数据都准备好－＂时，则发射存储在保留站中的指令给ＡＬＵ单元进行运算。文章的设计中，增加了从
ｂｅｆｏｒｅｔｈｅｎｅｘｔｃｌｏｃｋｃｙｃｌｅ．Ｃｏｍｐａｒｅｄｔｏｒｅａｄｄａｔａｆｒｏｍｈｅｔｒｅｏｒｄｅｉｒｎｇｂｕｆｅｒ（ＲＯＢ），ｔｉｓｈｗｉｌｌｒｅｄｕｃｅｔｈｅｔｉｍｅｈａｔｔｒｅｓｅｖａｒｔｉｏｎｓｔａｔｉｏｎ
总第１５卷１７１期
２０１３年１１月
大众科技
ＰｏｐｕｌａｒＳｃｉｅｎｃｅ＆Ｔｅｃｈｎｏｌｏｇｙ
Ｖ０Ｉ．１５ＮＯ．１１Ｎｏｖｅｍｂｅｒ２０１３

基于MIPS指令集的32位RISC处理器逻辑设计

本科生毕业论文题目：基于MIPS指令集的32位RISC处理器逻辑设计院系：信息科学与技术学院专业：计算机科学与技术学生姓名：***学号：********指导教师：李国桢副教授二〇〇九年四月摘要CPU是计算机系统的核心部件，在各类信息终端中得到了广泛的应用。

处理器的设计及制造技术也是计算机技术的核心之一。

MIPS是世界上很流行的一种RISC 处理器。

MIPS的意思是“无内部互锁流水级的微处理器”（Microprocessor without interlocked piped stages），其机制是尽量利用软件办法避免流水线中的数据相关问题。

本文在详细研究32位MIPS处理器体系结构的基础之上，在Quartus II 7.2环境中，完全依靠自己的研发设计能力，采用硬件描述语言VHDL完成了拥有自主知识产权的基于MIPS指令集的32位RISC处理器的逻辑设计。

共开发出单周期、多周期、五级流水线等3个不同版本的32位RISC处理器，均通过Quartus II进行了时序仿真和性能比较分析。

本文的首先概述了MIPS指令集的重要特征，为讨论CPU的具体设计奠定基础。

本文设计的3个版本的CPU均实现了一个共包含59条指令的32位MIPS指令子集。

本文的主体部分首先详细描述了处理器各个独立功能模块的设计，为后续的整体设计实现提供逻辑功能支持。

随后按照单周期、多周期、流水线的顺序，循序渐进的围绕着指令执行过程中需经历的五个阶段，详细描述了3个版本的处理器中各阶段的逻辑设计。

在完成了各个版本的CPU的整体逻辑设计后，通过Quartus II时序仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。

本文还通过Quartus II 7.2中的Quartus II Time Quest Timing Analyzer软件，基于Altra公司的FPGA器件比较分析了所设计的3个版本CPU的性能。

32位微处理器Pentium

③使用两条指令流水线并行执行指令。 ④内部集成了增强型浮点处理部件FPU。
32位微处理器Pentium
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⑤对常用指令采用硬件实现。
⑥采用分段和分页两级存储管理机制，使得存储管理可靠快速。
⑦增强了信息传输准确性的检测能力和机器异常事件的处理能力。
⑧为系统的扩展提供了很好的检测和测试能力。
32位微处理器Pentium
32位微处理器Pentium
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2.RISC
RISC体系的指令特征：精简指令集：包含了简单、基本的指令，透过这些简单、基本的指令，就可以组合成复杂指令。同样长度的指令：每条指令的长度都是相同的，可以在一个单独操作里完成。单机器周期指令：大多数的指令都可以在一个机器周期里完成，并且允许处理器在同一时间内执行一系列的指令。
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2.CISC和RISC相结合的技术
CISC和RISC的比较
1用微代码。新设计的处理器，只需增加较少的电晶体就可以执行同样的指令集，也可以很快地编写新的指令集程式。庞大的指令集，可以减少编程所需要的代码行数。
CISC体系的优缺点：优点：能够有效缩短新指令的微代码设计时间，允许设计师实现CISC体系机器的向上相容。微程序指令的格式与高阶语言相匹配，因而编译器并不一定要重新编写。缺点：指令集以及晶片的设计比上一代产品更复杂，不同的指令，需要不同的时钟周期来完成，执行较慢的指令，将影响整台机器的执行效率。
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计算机流水线(Computer Pipeline)
把计算机的指令或操作分解成一系列可独立执行的步，并将多条指令或多个操作的步，按流水线方式重叠执行的一种工作方式。其特点是多条指令或多个操作并行处理，虽然每条指令或每个操作的执行步骤并未减少，但从整体看却加快了指令流进程，提高了整体处理速度。

分析Cache的运行机制和设计理念

分析Cache的运行‎机制和设计理念随着‎双核时代的到来，CP‎U的Cache越来越‎受到DIYer的重视‎。

本文吸收了其它高手‎发表的文章观点，浅谈‎一下Cache的运行‎和设计原理。

1. ‎C PU Cache简‎介Cache其是就‎是CPU和内存之间的‎一个中转站。

由于目前‎C PU的频率（速度）‎已经大大超过内存，往‎往CPU会为了读取或‎存储数据白白浪费几十‎个时钟周期。

这造成了‎巨大的资源浪费。

于是‎C ache的设计思想‎被提上日程，几经实验‎修改后，逐渐形成了我‎们现在所能够看到的C‎a che架构。

在现‎代CPU设计中，设计‎师们要解决的最主要问‎题，就是找到一个在C‎P U和内存之间平衡的‎均点。

Cache作为‎C PU--->内存的‎中转站，在其中发挥了‎巨大的作用。

CPU在‎请求数据或指令时，除‎了常规的在内存中进行‎查找外，还会在Cac‎h e中进行查找。

一旦‎命中，就可以直接从C‎a che中读取，节约‎大量时间。

正因为如此‎，Cache在现代C‎P U中显得越来越重要‎。

2. Cache‎的实现原理众所周知‎，Cache属于SR‎A M（Satic R‎a ndom Acce‎s s Memory）‎，它利用晶体管的逻辑‎开关状态来存取数据。

‎也正因为如此，SRA‎M内部的电路构造比起‎常见的DRAM（Dy‎n amic Rand‎o m Memory）‎要复杂得多，导致了成‎本的巨增。

这也是SR‎A M不能普及的一个重‎要原因。

Cache‎在计算机存储系统中没‎有编配固定的地址，这‎样程序员在写程序时就‎不用考虑指令是运行在‎内存中还是Cache‎中，Cache对于计‎算机上层来说是完全透‎明的。

CPU在读取‎数据时，会首先向内存‎和Cache都发送一‎个查找指令。

如果所需‎要的数据在Cache‎中（命中），则直接从‎C ache读取数据，‎以节约时间和资源。

32位DSP两级cache的结构设计

32 位DSP 两级cache 的结构设计1 引言随着半导体技术的发展，DSP 性能不断提高，被广泛应用在控制，通信，家电等领域中。

DSP 内部核心部件ALU 具有极高的处理速度，而外部存储器的速度相对较低，存储系统已成为制约DSP 发展的一个瓶颈。

本文参照计算机存储结构，利用虚拟存储技术，对存储系统的结构进行了改进。

在DSP 中引入二级Cache 存储器结构，在较小的硬件开销下提高了DSP 的工作速度。

结合高性能低功耗DSP cache 设计这个项目，对两级cache 的结构和算法做了探讨。

2 cache 总体设计传统的存储器主要由Dram 组成，它的工作速度较慢，cache 存储器主要由SRAM 组成。

在DSP 中，存储系统可分层设计，将之分为两部分：容量较小的cache 存储器和容量较大的主存储器，cache 中存放着和主存中一致的较常用的指令与数据。

DSP 执行操作时可先向速度较快的cache 取指令或数据，如果不命中则再从主存取指令或数据。

通过提高cache 的命中率可以大大加快DSP 的整体运行速度，从而缓解由存储系统引起的瓶颈问题。

图1 cache 的结构及互连简图基于上述原理，我们设计了DSP 的cache 总体结构，如图1 所示。

图中设计采用了两级cache 设计，第一级cache 采用分立结构，将指令cache 和数据cache 分开设计，这样CPU 可以对数据和指令进行平行操作，结合DSP 取址，译码，读数，执行的四级流水线结构，充分提高系统效率。

二级cache 采用统一结构，数据和指令共用一个cache，此时可以根据程序执行的具体情况，二级cache 自动平衡指令和数据间的负载，从而提高命中率。

DSP 若在一级cache 中未找到需要的指令和数据，则可在二级cache 中寻找。

此结构下，一级cache 找不到的数据和指令多数可在二级cache。

(完整word版)32位单周期RISC处理器设计

第一章32 位单周期RISC处理器设计要设计一款处理器，首先要选择体系结构,本题选择的是RISC体系结构，因为它适合于流水线设计。

然后需要选择一个标准的指令集，本题选择的MIPS指令集并按照常规的五段流水的方式来实现流水线。

流水线的实现过程将在第二章介绍。

1.1目标处理器指令集与指令格式本题目标CPU以能实现部分MIPS指令为目标，具体指令如下表1：（slti）无条件跳跳转（jL）J转空操作空操作（nop)表1 目标CPU指令集1.2 从指令具体行为反推设计方案CPU要执行一条指令，不外乎需要完成以下几个过程:取指令，指令译码,将译码出的指令放到算术逻辑运算部件ALU上执行运算，根据ALU算得的访存地址进行访存和将访存的结果写回寄存器等。

当然,不同的指令类型（R、I、J）可能经过的过程稍有不同，即它们的数据通路有所不同，以下将具体介绍:1、R格式指令数据通路:1)从指令寄存器Instr MEM中取出指令，同时PC增值（即加1等待下个CLK到来)；2．）寄存器单元rs1和rs2的内容从寄存器堆Reg File中读出;3．)ALU根据功能码Opcoder确定操作方式,对从寄存器堆读出的数据进行计算；4．）ALU运算结果被写入寄存器堆，由rd确定写入的寄存器堆存储单元地址。

图1 R指令数据通路2. I 指令（除lw、sw和分支指令）数据通路如图2：1．）从指令寄存器Instr Mem中取出指令,同时PC增值(即加1等待下个CLK到来)；2．）寄存器单元rs1的内容从寄存器堆Reg File中读出；3．）ALU将从寄存器堆rs1单元中读出的数据与符号扩展后的指令低16位值相加；4．）ALU的运算结果被写入寄存器堆，由rt确定写入的寄存器堆存储单元地址。

图2 I 指令（除lw、sw和分支指令）数据通路3、Lw指令数据通路如图3:1．）从指令寄存器Instr Mem中取出指令，同时PC增值（即加1等待下个CLK到来);2．）寄存器单元rs1的内容从寄存器堆Reg File中读出;3．）ALU将从寄存器堆rs1单元中读出的数据与符号扩展后的指令低16位值相加;4．）将ALU的运算结果作为数据存贮器的地址读出相应单元的内容；5）把从数据存储单元取出的数据写入寄存器堆,由rt确定写入的寄存器存储单元地址。

32位RISC中存储管理单元的设计

第 22 卷
图 1 M M U 地址转换类型注: M SR( M achine St ate Reg ister )
D SI ( Dat a Stor ag e Interr upt ) I SI ( Instr uction Sto rag e Inter rupt)
图 2 是页地址转换的地址变换流程, 表明了从有效地址到物理地址产生的过程, 在段寄存器中, 除了转换所需要的段描述符之外, 还有一些相应的标志信息, 用于进行异常检测与处理。
西北工业大学航空微电子中心针对机载处理器
的需求, 设计了一个 32 位超标量 RISC 微处理器 A RS03, 该处理器与 P ow erPC603E[ 2, 3] 在指令系统级兼容。支持 IEEE-754 浮点标准, 有片上的指令 Cache 和数据 Cache。目前已完成后端设计, 年内完成芯片的测试和系统验证。
块保护冲突
块保护发现冲突
第3期
李瑛等: 32 位 R ISC 中存储管理单元的设计
页保护冲突
页保护发现冲突
No -ex ecut e 保护冲突当 SR [ N ] = 1 时取指
Dir ect -sto re 取指
当 SR [ T ] = 1 时取指
Dir ect -sto re 数据访问当 SR [ T ] = 1 时存取数据
32 位 ARS03 微处理器, 具有 32 位地址总线, 寻址能力达 232( 4G ) 物理存储器空间, 其中每页的大小为 4 k 字节, 每段的大小为 256 M 字节。另外, 32 位 ARS03 微处理器的 MM U 使用一个中间虚拟地址( 52 位) 和哈希分布函数来产生页表的 32 位物理地址。ARS03 微处理器还有块地址转换机制来映射存储器的较大的块。块的大小范围是从 128 k 字节到 256 M 字节, 是由软件编程控制的。

基于32位IntelCPU的反汇编引擎设计与实现_图文.

第9卷第7期 2010年7月软件导刊Software GuideV01.9No.7 Jul.2010基于32位I ntel CPU的反汇编引擎设计与实现闫培宁1,张戈2,谢状平2(1.河南大学软件学院,河南开封475001;2.河南大学计算机与信.g-工程学院,河南开封475001摘要:通过对Intel IA一32机器指令与中断调试机制等技术的研究,采用动态反汇编技术,设计了基于32位Intel 系列CPU的反汇编引擎.并在此基础上开发动态调试器,以实现应用程序的反汇编与动态调试功能。

关键词:反汇编;动态调试;机器指令;汇编语言中图分类号:TP312文献标识码:A 文章编号:1672—7800(201007-0069-03O 引言反汇编技术在程序优化、数据解密、软件汉化、逆向软件工程和汇编语言教学等领域发挥着重要的作用。

主要是将编译、封装后的应用程序反汇编成为汇编语言代码。

供开发研究人员进行分析优化等。

基于主流的操作系统为32位,且Intel系列及其兼容CPU应用广泛的现状.笔者根据高校在教学科研工作中的实际需要。

采用动态反汇编技术设计了基于32位Intel 系列CPU的反汇编引擎。

并应用此反汇编引擎开发了动态调试器,实现了应用程序的反汇编与动态调试功能.在实际应用和教学过程中起到了良好的作用。

1反汇编引擎概述反汇编引擎主要功能是将可执行的文件中的二进制机器指令经过分析转变为汇编程序。

其分析转变的依据是机器指令格式,也是机器代码和汇编语言格式之间的桥梁。

不同类型的 CPU的指令格式是不同的.本文主要探讨的为常用的Intel系列兼容CPU机器指令格式。

以此为基石设计和开发反汇编引擎。

1.1机器指令Intel机器指令一般分为Intel 64和IA一32,分别是64位指令和32位指令.本文仅讨论32位指令的情况,但其中的很多内容对于intel 64也是同样适用的。

Intel 64及IA一32机器指令格式如图1所示。

Cache的原理

Cache的原理、设计及实现前言虽然CPU主频的提升会带动系统性能的改善，但系统性能的提高不仅仅取决于CPU，还与系统架构、指令结构、信息在各个部件之间的传送速度及存储部件的存取速度等因素有关，特别是与CPU/内存之间的存取速度有关。

若CPU工作速度较高，但内存存取速度相对较低，则造成CPU等待，降低处理速度，浪费CPU的能力。

如500MHz的PⅢ，一次指令执行时间为2ns,与其相配的内存（SDRAM）存取时间为10ns，比前者慢5倍，CPU和PC的性能怎么发挥出来？如何减少CPU与内存之间的速度差异？有4种办法：一种是在基本总线周期中插入等待，但这样会浪费CPU的能力。

另一种方法是采用存取时间较快的SRAM作存储器，这样虽然解决了CPU与存储器间速度不匹配的问题，但却大幅提升了系统成本。

第3种方法是在慢速的DRAM和快速CPU之间插入一速度较快、容量较小的SRAM，起到缓冲作用；使CPU既可以以较快速度存取SRAM中的数据，又不使系统成本上升过高，这就是Cache法。

还有一种方法，采用新型存储器。

目前，一般采用第3种方法。

它是PC系统在不大增加成本的前提下，使性能提升的一个非常有效的技术。

本文简介了Cache的概念、原理、结构设计以及在PC及CPU中的实现。

Cache的工作原理Cache的工作原理是基于程序访问的局部性。

对大量典型程序运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。

指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。

因此，对这些地址的访问就自然地具有时间上集中分布的倾向。

数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及工作单元的选择都可以使存储器地址相对集中。

这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。

根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。

Cache-IA32

80486的片上高速缓冲存储器80486片上Cache 采用指令和数据共用的统一Cache 结构，对软件是透明的。

1、片上Cache 的结构片上Cache 采用4路组合地址映射方式，如图4.7所示。

它把8KB 容量分成了4个2KB 的Cache ，2KB Cache 分成128个行，每个Cache 行为16个字节128位。

每个Cache 行对应一个21位的标签存储器，因为“221 = 4GB 主存÷2KB Cache = 232/211”。

2、伪LRU 算法片上Cache 的每个Cache 行都有一个有效位，表明此行中的数据是否有效可用。

当处理器复位或Cache 被清洗时，所有有效位均被清除。

伪LRU 算法的流程如图4.8。

当必须替换一个Cache 行时，Cache 控制器首先用B0选择4路Cache 中每组相同行号的4个Cache 行都对应3位LRU 位，用于实现“伪近期最少使用LRU ”替换算法。

假设4路Cache 分别标为L0、L1、L2、L3。

B0位说明最近图4.7 80486片上Cache 的结构4×128行（8KB ）Cache 4路标签数据行号 C0 0~127 C1 0~127 C2 0~127 C30~12721位16字节7位主存地址n标签t 行s 字w 32 =2174B2 B1 B0 C2 C1 C0图4.8 80486片上Cache 的LRU 算法流程访问是L0/L1其中之一（B0=1），还是L2/L3其中之一（B0=0）；B1位说明最近访问是L0/L1其中的L0（B1=1），还是L1（B1=0）；B2位说明最近访问是L2/L3其中的L2（B2=1），还是L3（B2=0）。

L0/L1和L2/L3中哪一个最近最少使用，然后再确定这相应2个行哪一个最近最少使用。

当处理器复位或Cache被清洗时，所有128组的3个LRU位均被清零。

3、Cache的操作80486的控制寄存器CR0新增了用于控制Cache操作的2个标志位：• CD（D30） 高速缓存禁止位（Cache disable），控制允许使用Cache（CD=0），即允许主存块数据填入Cache行；还是禁止使用Cache（CD=1）。

一种嵌入式微处理器cache存储体系结构设计

一种嵌入式微处理器cache存储体系结构设计
鲍东星;李晓明
【期刊名称】《电测与仪表》
【年(卷),期】2007(044)008
【摘要】本文介绍了一种基于32位整数单元的片上cache存储体系结构设计的方案.作为SOC平台的核心部件,本设计中所有模块均自行设计,采用自顶向下的设计方法,应用Verilog HDL硬件描述语言进行设计,总线接口符合AMBATM总线规范(Rev 2.0).为了对设计功能的有效性进行验证,还设计了一个基于AMBATM总线协议的通用SOC的系统虚拟验证平台,利用该平台对相关模型进行了调试和仿真.仿真结果表明,设计达到预期的功能要求.
【总页数】5页(P37-40,52)
【作者】鲍东星;李晓明
【作者单位】黑龙江大学,电子工程学院,哈尔滨,150080;哈尔滨工业大学,微电子中心,哈尔滨,150001
【正文语种】中文
【中图分类】TP363.027
【相关文献】
1.一种32位DSP cache存储器设计 [J], 杨向峰;陶建中
2.一种体绘制专用体系结构存储器的设计 [J], 乌晓峰;孙济洲;魏继增
3.一种可配置的Cache/SRAM存储器的设计 [J], 王敏;张铁军;侯朝焕
4.一种新体系结构、带Java功能的32位嵌入式微处理器设计 [J], 徐科;忻凌;朱柯嘉;闵昊
5.一种多核SoC中基于Cache机制的存储结构设计 [J], 张多利;张宇;宋宇鲲;汪健因版权原因，仅展示原文概要，查看原文内容请购买。

基于Xilinx MicroBlaze多核嵌入式系统的设计

基于Xilinx MicroBlaze多核嵌入式系统的设计何宾;王瑜【摘要】MicroBlaze core,which is embedded in the Xilinx FPGA, is among the 32-bit RISC Harvard architecture soft processor core. In this paper, for the Xilinx MicroBlaze soft processor interconnect and in order to realize the faster communication between the processors, with the method that PLB bus is mixed with the FSL bus interconnect, using the xps_mailbox, xps_mutex to complete the inter-core communication and synchronization ,under the Xilinx EDK platform, by embedding three soft-core processor into the FPGA Spartan-3E chip, a embedded programmable system on a chip based on multi-core processor running on the FPGA is developed. It concluded that this kind of multi-core interconnect is practicality and feasibility,it improves the speed of inter-core communication.%MicroBlaze核是嵌入在Xilinx FPGA之中的属于32位RISC Harvard架构软处理器核。

优化信号处理性能的32位双核RISC微处理器设计

D esign of R ISC m icroprocessor w ith 32 bit and double core architecture opti m ized for digital signals processing
JI AO Y i w en , CHEN Yuan , WANG Yuan qin
0 引言
传统的数字信号处理平台系统结构复杂 , 成本高 , 且电路结构和接口不易改变 , 功能难于扩充。随着嵌入式系统设计技术和集成电路设计技术的飞速发展 , 利用微处理器 IP 核实现数字信号处理的片上系统 ( Sy stem O n a Ch ip, SO C) 已经成为一种大趋势并且逐渐形成主流。基于现场可编程门阵列 ( F ie ld P rog ramm ab le G ate A rray , FPGA ) 的软核 CPU 是用 HDL (H a rdw are D escription L anguage) 语言设计实现 , 具有灵活可定制、低成本等特点。设计者可以根据具体需要设计 CPU 和外设 , 以最低的功耗和资源实现嵌入式应用的特殊要求。利用软核 CPU 实现数字信号处理 , 要求处理速度快 , 实时性强 , 其应用软件必须基于具体的硬件平台运行 , 必须对具体的系统结构进行优化 , 甚至突破传统 CPU 的架构限制 , 设计符合数字信号处理应用需求的系统结构。目前 , 已有不少项目在研究这些问题的解决方法。本文利用嵌入式微处理器实现测控信号处理 , 提出了一种适合数字信号处理的 32 位双核 R ISC 微处理器结构设计方案 , 并通过平台仿真验证了设计的正确性和实用性。