基于FPGA的双口RAM在信号采集中的应用

邮局订阅号：８２－９４６３６０元／年技术创新ＰＬＤＣＰＬＤＦＰＧＡ应用《ＰＬＣ技术应用２００例》您的论文得到两院院士关注基于ＦＰＧＡ的双口ＲＡＭ在信号采集中的应用ＡｐｐｌｉｃａｔｉｏｎｏｆＤｕａｌ－ｐｏｒｔＲＡＭＢａｓｅｄｏｎＦＰＧＡｉｎｔｈｅＳｉｇｎａｌＡｃｑｕｉｓｉｔｉｏｎ（西华大学）胡宏平胡兵ＨＵＨＯＮＧＰＩＮＧＨＵＢＩＮＧ摘要：应用ＦＰＧＡ技术构造双口ＲＡＭ，实现了高速信号采集系统中的海量数据存储和时钟匹配，功能仿真验证了设计的正确性。

关键词：双口ＲＡＭ；ＳＤＲＡＭ；ＦＰＧＡ；刷新中图分类号：ＴＰ２７４文献标识码：ＢＡｂｓｔｒａｃｔ：Ｔｈｅｄｕａｌ－ｐｏｒｔＲＡＭｉｓｃｏｎｓｔｒｕｃｔｅｄｗｉｔｈｔｈｅｔｅｃｈｎｏｌｏｇｙｏｆＦＰＧＡ，ｗｈｉｃｈｒｅａｌｉｚｅｄｔｈｅｓａｖｅｏｆｍａｓｓｄａｔａａｎｄｔｈｅｍａｔｃｈｏｆｔｈｅｃｌｏｃｋｉｎｔｈｅｈｉｇｈｓｐｅｅｄｓｉｇｎａｌａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍ．Ｔｈｅｆｕｎｃｔｉｏｎｓｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｐｒｏｖｅｔｈｅｃｏｒｒｅｃｔｎｅｓｓｏｆｔｈｅｄｅｓｉｇｎ．Ｋｅｙｗｏｒｄｓ：ｄｕａｌ－ｐｏｒｔＲＡＭ，ｓｙｎｃｈｒｏｎｉｚｅｄｄｙｎａｍｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ（ＳＤＲＡＭ），ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ（ＦＰＧＡ），ｂｒｕｓｈｕｐ文章编号：１００８－０５７０（２００７）１２－２－０２２３－０２对于国内而言，正如ＤＳＰ在２０年前出现的情形一样，如今，ＦＰＧＡ正处于数字信号处理技术的前沿。

而ＤＳＰ都是基于一种精简指令集的计算机体系架构，其固定的硬件结构和数据总线宽度已不适合许多面向用户型（可重配置型）的ＤＳＰ应用系统；其速度也受制于ＣＰＵ的指令顺序执行的基本工作模式，这已成为ＤＳＰ处理器一个难以突破的瓶颈。

现代的大容量、高速度ＦＰＧＡ器件通常都内嵌有可配置的高速ＲＡＭ、ＰＬＬ、ＬＶＤＳ、ＬＶＴＴＬ以及硬件乘法累加器（ＭＡＣ）等ＤＳＰ模块，而且都提供了支持以低系统开销、低成本实现高速乘－累加（ＭＡＣ）超前进位链的ＤＳＰ算法。

在许多宽带信号处理领域（如无线通信、多媒体系统、卫星通信、雷达系统等），ＦＰＧＡ技术具有更广阔的应用前景，已代替ＤＳＰ实现许多前端的数字信号处理算法。

用ＦＰＧＡ来实现数字信号处理可以很好地解决并行性和速度问题，而且其灵活的可配置特性，使得ＦＰＧＡ构成的数字信号处理系统易于修改、测试及系统升级，能降低设计成本，缩短开发周期。

本文应用ＦＰＧＡ技术针对一个远程监控系统的多路数据采集系统，实现了６４ｂｉｔ位宽的海量数据实时采集、存储以及时钟匹配。

１数据存储板的结构图１为数据采集系统中数据存储板的基本框图，数据采集时钟为２０ＭＨｚ，远低于ＳＤＲＡＭ存储的工作时钟１００ＭＨｚ，需要进行缓冲处理。

通用ＣＰＵ的ＳＤＲＡＭ控制器只支持３２ｂｉｔ位宽数据，而且容量也很难做到４８０Ｍ，笔者运用Ａｌｔｅｒａ公司的Ｃｙ－ｃｌｏｎｅ系列高性价比ＥＰ１ＣＱ２４０Ｃ８定制ＳＤＲＡＭ控制器。

ＥＰ１ＣＱ２４０Ｃ８是该数据存储板的核心器件，其主要功能有：完成数据的缓冲；对ＳＤＲＡＭ的读写时序控制；完成ＥＰＰ（增强型并口）协议与计算机通信；提供ＳＤＲＡＭ的１００ＭＨｚ工作时钟；产生ＳＤＲＡＭ所需的定时刷新、充电、配置等控制命令；提供ＳＤＲＡＭ的地址空间等。

ＳＤＲＡＭ选择ＨＹＮＩＸ公司３２Ｍ×８ｂｉｔ×１６组的ＨＹＭ７２Ｖ６４６３６ＢＴ８。

２０ＭＨｚ晶振为ＥＰ１ＣＯ２４０Ｃ８提供输入时钟，同时被ＥＰ１ＣＱ２４０Ｃ８内部的ＰＬＬ倍频到１００ＭＨｚ和跟随的２０ＭＨｚ，前者被ＣＹ２３０９功分到ＳＤＲＡＭ，为ＳＤＲＡＭ的存储器组提供工作时钟；后者被时钟驱动芯片７４ＦＣＴ３８０７分为多路，为Ａ／Ｄ提供采样时钟。

２ＥＰ１ＣＱ２４０Ｃ８与ＳＤＲＡＭ的接口设计２．１ＳＤＲＡＭ的工作模式配置ＨＹＭ７２Ｖ６４６３６ＢＴ８具有同步接口，其所有输入和输出都与系统时钟ＣＬＫ上升沿同步，由输入信号ＲＡＳ、ＣＡＳ、ＷＥ组合产生ＳＤＲＡＭ控制命令，完成相应的模式寄存器设置、刷新、激活、读写、预充电等操作。

ＳＤＲＡＭ在工作之前必须设置模式寄存器，其读写工作模式分为普通模式和页模式。

普通模式的数据长度可以为１，２，４，８；页模式和普通模式不同，一旦确定行列地址，则数据按照工作时钟（本系统工作时钟为１００ＭＨｚ）读出或写完一页（１０２４列）。

为了编程方便，笔者选取读写不同的工作模式：向ＳＤＲＡＭ写入数据时采用页模式，写满后读出数据时采用是突发长度为１的普通模式。

读写操作完成后用ＰＣＨ命令或ＢＴ命令预充电胡宏平：讲师硕士基金项目：四川省教育厅自然科学重点科研项目资助（０５２０９０９２）２２３－－技术创新中文核心期刊《微计算机信息》（嵌入式与ＳＯＣ）２００７年第２３卷第１２－２期３６０元／年邮局订阅号：８２－９４６《现场总线技术应用２００例》ＰＬＤＣＰＬＤＦＰＧＡ应用中止读或写操作。

在没有读写操作的时候，每６４ｍｓ必须用ＡＲＦ命令刷新存储单元，防止数据丢失。

２．２ＳＤＲＡＭ的控制接口设计根据本系统ＳＤＲＡＭ的工作要求，ＥＰ１ＣＱ２４０Ｃ８与ＳＤＲＡＭ的接口电路方框图如图２示，笔者对ＦＰＧＡ的内部硬件资源进行了详细配置。

（１）ＰＬＬ（锁相环）完成时钟管理。

（２）地址产生模块由计数器构成，包括写地址模块和读地址模块。

写地址模块产生的地址同时送到双口ＲＡＭ和状态机，状态机发出初始化、刷新、读写、充电等命令，交给仲裁机制，在不冲突的情况下完成命令的译码和地址的行列复用，这时数据被存入到由地址的行和列所确定的ＳＤＲＡＭ地址中去。

数据存满ＳＤＲＡＭ后再切换到读地址模块，通过读地址模块产生读地址将数据读出到并口，然后导入计算机进行相关的处理。

（３）仲裁机制完成对读写命令和刷新命令的仲裁，杜绝同时操作；命令译码主要用于控制ＳＤＲＡＭ的各种时序，完成ＳＤＲＡＭ的读写和刷新。

（４）刷新控制电路主要完成对ＳＤＲＡＭ数据刷新进行计时，确保每６４ｍｓ刷新８１９２行数据；刷新控制电路主要由７８１计数器构成。

由于ＳＤＲＡＭ工作时钟是１００ＭＨｚ，ＳＤＲＡＭ要求在６４ｍｓ之内刷新８１９２行数据，因此该计数器应小于：６４ｍｓ／８１９２／０．０１ｕｓ＝７８１．２５。

当计数器计满７８１次后，刷新控制电路向仲裁电路发出刷新请求，仲裁机制根据请求向ＳＤＲＡＭ发出刷新命令。

（５）状态机是ＳＤＲＡＭ控制器的核心。

在程序方案上，笔者设计了两个模块：一个模块产生状态机命令和控制命令；另一个模块完成命令的译码，包括读写、刷新、充电等操作，将命令翻译成ＳＤＲＡＭ的命令码字，完成特定的操作。

在本系统中，由于多通道数据采集后进入ＦＰＧＡ的时钟是２０ＭＨｚ，而ＦＰＧＡ的状态机以及ＳＤＲＡＭ的时钟是１００ＭＨｚ，因此，数据需要做缓冲处理。

笔者利用ＦＰＧＡ内部的硬件资源构造双口ＲＡＭ解决时钟匹配问题，同时又考虑到ＳＤＲＡＭ工作在页模式，因此将双口ＲＡＭ的容量构造成ＳＤＲＡＭ一页的数据容量１０２４×６４ｂｉｔｓ，这样数据缓冲一页就存入一页。

双口ＲＡＭ作为ＦＰＧＡ配置中的关键模块，下面将详细介绍双口ＲＡＭ的设计。

３双口ＲＡＭ的构造由于本系统中数据读出时钟是写入时钟的五倍，所以必须注意时钟追赶的问题，即读出一定要滞后写入，否则读出的数据就不是存入双口ＲＡＭ的数据。

笔者的编程思路是：当数据以２０ＭＨｚ时钟写入到双口ＲＡＭ容量的７／８时，便以１００ＭＨｚ时钟开始读出，读完一页后必须就等待下次写满７／８。

读出的一页数据刚好存满ＳＤＲＡＭ的一页，依次类推，这样就完成了数据的缓冲。

当然，读写地址的产生是ＦＰＧＡ内部用计数器实现的，因此，就得到如图３示的算法流程图。

图３双口ＲＡＭ算法流程图图３中ｃｌｋ１为２０ＭＨｚ时钟，ｃｌｋ２为１００ＭＨｚ时钟；ｃｏｕｎｔ１［９：０］输入到双口ＲＡＭ的ｗｒａｄｄｒｅｓｓ［９：０］，ｃｏｕｎｔ２［９：０］输入到ｒｄａｄ－ｄｒｅｓｓ［９：０］。

并和“１１１０００００００”比较，判断是否写满了双口ＲＡＭ的容量的７／８，如果写满了就触发１００ＭＨｚ的读出时钟，数据开始从双口ＲＡＭ读出。

根据上述思路，利用Ａｌｔｅｒａ公司的开发平台ＱＵＡＲＴＵＳＩＩ完成编译、仿真得到双口ＲＡＭ的功能仿真波形如图４示，由仿真结果可知该方案很好地解决了时钟追赶问题，完成了数据缓冲。

图４双口ＲＡＭ的功能仿真波形４数据存储板的性能测试笔者利用在ＦＰＧＡ内部资源编写了一个测试模块，用它产生有规律的数据信号（模拟采样的数据），并存入ＳＤＲＡＭ，当存满后通过ＥＰＰ将数据存储到计算机，利用相关软件读出保存到计算机的数据如图５示，仿真结果表明存入的数据与测试模块产生的数据一致，存储板能正常工作。

图５存储板的性能测试数据本文作者的创新点：在本监控系统中，充分利用了ＦＰＧＡ内部的硬件资源—嵌入式逻辑块，应用软件编程解决了６４位宽的海量数据缓冲、分页存储及系统时钟匹配问题，发挥了ＦＰＧＡ技术在信号处理领域的重要作用，参考文献［１］王金明．ＶｅｒｉｌｏｇＨＤＬ程序设计教程［Ｍ］．北京：人民邮电出版社，２００４．１（下转第２２９页）２２４－－邮局订阅号：８２－９４６３６０元／年技术创新微机电（ＭＥＭＳ）技术应用《ＰＬＣ技术应用２００例》您的论文得到两院院士关注将发生很大的变化。

由于悬臂梁式加速度计一般都是在梁的根部通过离子注入法制作压敏电阻，各梁上的电阻连接构成惠斯通电桥。

当加速度计受力作用时，质量块将发生位移，梁将发生弯曲，制作在梁根部的压敏电阻由于受力阻值将发生改变，电桥输出不平衡，输出电压不为零，输出电压与受到的作用力成正比。

由于压阻式加速度计的加工工艺比较成熟，故压阻式加速度计的应用比较广泛。

但是压敏电阻受温度的影响比较大，加速度计在高低温环境中，输出将产生比较大的漂移，即与实际值之间有较大的偏差。

这也是加速度计在温度环境下的一种失效模式。

温度循环应力参数是：温度变化范围Ｒ（℃）、温度率Ｖ（℃／ｍｉｎ）以及循环次数Ｎ。

温度循环实际上就是恒定高温和温变率共同作用的结果。

３微加速度计的可靠性设计加速度计的可靠性是设计出来的，故可靠性设计是关键的、也是至关重要的。

要从设计的角度出发来提高加速度计的固有可靠性。

跟据对加速度计在恶劣环境条件下的失效模式的研究，可以给我们的设计提供许多宝贵的建议。

３．１抗力学应力设计与力学应力对应的失效模式是由器件结构断裂、变形和局部结构相对位移引起的。

使器件的固有振动频率远离使用时的振动频率。

在设计的时候在不降低加速度计灵敏度的同时，提高加速度计的固有频率，避免加速度计在工作环境中因发生共振而使加速度计产生断裂失效。

３．２工艺设计在工艺可行性范围内，采用合适的工艺尽可能的减少由于工艺原因带来的失效模式等。