系统时序
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Strobe Address Bits
H_ADSTB#0
H_ADSTB#1
H_A#[3:15]
H_A#[16:35]
H_REQ#[0:4]
Pegatron Electrical Engineering Department
系统时序-HostBus2
4. H_DSTBN#[0:3] 5. H_DSTBP#[0:3]
Pegatron Electrical Engineering Department
CPU_RST#
BUF_PLT_RST#_1 PWROK CLK_MCH_3GPLL CLK_MCH_3GPLL#
Clock
CLK_PCIE_ICH(DMI) CLK_PCIE_ICH#(DMI) VCC_AXM VCC_RXR_DMI_[1:2]
CLOCK-系统CLOCK1
NAME CLK_MCH_BCLK CLK_CPU_BCLK CLK_PCIE_LAN CLK_MCH_3GPLL CLK_PCIE_NEWCARD CLK_PCIE_MINICARD1 CLK_PCIE_PEG Clk_PCIE_ICH CLK_PCIE_MINICARD0 CLK_PCIE_SATA CLK_DREF CLK_DREFSS User MCH HPLL CPU Bus Clock LAN MCH PEG NEWCARD MINICARD VGA PCIE bus clock DMI bus clock WLAN SATA HDD MCH MCH VGA F 166MHz 166MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 96MHz 96MHz NAME CLK_MCH_BCLK# CLK_CPU_BCLK# CLK_PCIE_LAN# CLK_MCH_3GPLL# CLK_PCIE_NEWCARD# CLK_PCIE_MINICARD1# CLK_PCIE_PEG# Clk_PCIE_ICH# CLK_PCIE_MINICARD0# CLK_PCIE_SATA# CLK_DREF# CLK_DREFSS# User MCH HPLL CPU Bus Clock LAN MCH PEG NEWCARD MINICARD VGA PCIE bus clock DMI bus clock WLAN SATA HDD MCH MCH VGA F 166MHz 166MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 96MHz 96MHz
Pegatron Electrical Engineering Department
PWROK
Pegatron Electrical Engineering Department
BUF_PLT_RST#1与PLT_RST#_SB
CLK_ICHPCI
PCI_RST#_ICH
PLT_RST#_SB PM_PWROK_R H_PWRGD 其他输入南桥的频率,不会影响RST#
系统时序-HostBus
H_A#[3:35]地址线 H_D#[0:63]数据线 H_ADSTB#[0:1]地址选通 H_DSTBN#[0:3]数据选通 H_DSTBP#[0:3]数据选通 H_REQ#[0:4]请求命令 H_DINV#[0:3]动态总线倒置 H_ADS# 地址选通 H_BNR#下一模块请求 H_BPRI#总线优先权请求
系统时序-HostBus1
1. H_A#[3:35] I/O Address 地址总线 这组地址信号定义了CPU的最大内存寻址空间为64GB。在地址周期的第一个子周期中， 这些Pin传输的是交易的地址，在地址周期的第二个子周期中，这些Pin传输的是这个交易 的信息类型 2. H_D#[0:63] I/O Data 数据线 这些讯号线是数据总线主要负责传输数据。它们提供了CPU与NB之间64 Bit的通道。只 有当DRDY#为Low时，总在线的数据才为有效，否则视为无效数据 3. H_ADSTB#[0:1] I/O Address Strobes 地址选通 这两个信号主要用于锁定A[35:3]#和REQ[4:0]#在它们的上升沿和下降沿。相应的 ADSTB0#负责REQ[4:0]#和A[16:3]#，ADSTB1#负责A[31:17]#
14.318MHz CLK_ICHPCI 14.318MHz CLK_SIOPCI
CLK_KBCPCI
LPC Bus
33MHz
PM_PWROK
当EC第Pin55接收到CPU_PWRGD延时后,从Pin148发出PM_PWROK 说明:当EC接收到CPU_PWRGD以后会先后发出EC_CLK_EN和PM_PWROK 这里会把PM_PWROK有个延时动作,作用是让Clock工作后系统CLK到位,至于这 个延时的时间是由软体RD在BIOS里面进行控制
14.
15.
Pegatron Electrical Engineering Department
系统时序-HostBus5
16. H_CPURST# NB→CPU CPU Reset CPU复位 北桥输出,当北桥接收到BUF_PLT_RST#_1有效,并且有效后一毫秒发出,这个信 号使处理器按一个已知状态开始运作 H_RS#[0:2] NB→CPU Response Status 这个信号表明了相应的类型,如下表
H_RS#[0:2] Response type
17.
相应状态
000
001 010 011 100 101 110 111
Idle state 空閑狀態
Retry response重試 Deferred response延遲 Reserved (Not driven by Hard Failure (Not driven by
系统时序
适合Intel Chipset
部门:FAE 技术研发组 V1.0
EC_CLK_EN
EC
这是VCORE CHIP发出,此 板没有使用
Pegatron Electrical Engineering Department
CLOCK-工作条件
输入电压
输入电压
Enable信号
பைடு நூலகம்
参考电压
Pegatron Electrical Engineering Department
18. H_TRDY# NB→CPU 当这个信号有效时表示可以接收数据 Target Ready 目标准备
19.
H_HIT# I/O Hit 侦测 这个信号表明了一个缓冲代理保持了请求总线上未被更改的副本,也可以由目的设备 发出相关联的信号 H_HITM# I/O Hit Modified 侦测修改 这个信号表明了缓冲代理保持一个请求总线上被修改的指令,并假定这个代码器对提 供请求总线有责任与H_HIT#相关联来扩展SNOOP窗口.
H_DEFER#延迟 H_DRDY#数据读取 H_DBSY#数据总线忙 H_BR0#总线请求 H_LOCK#锁定 H_CPURST#CPU复位 H_RS#[0:2]响应状态 H_TRDY#目标准备 H_HIT#侦测 H_HITM#侦测修改
Pegatron Electrical Engineering Department
CLOCK-系统CLOCK2
NAME CLK_VGA27SS CLK_USB48 CLK_TPMPCI CLK_ICH14 CLK_SIO14 VGA USB TPM ICH Super I/O User F 27MHz 48MHz 33MHz NAME CLK_VGA27FIX CLK_CBPCI CLK_DBGPCI2 VGA Card Bus Debug ICH PCI Super I/O User F 27MHz 33MHz 33MHz 33MHz 33MHz
9.
10.
11.
Pegatron Electrical Engineering Department
系统时序-HostBus4
12. H_DRDY# I/O Data Ready 这个信号在数据传输的每个循环周期的开始有效 数据读取
13.
H_DBSY# I/O Data Bus Busy 数据总线忙 数据总线拥有者,使用这个信号来保证数据总线上的传输命令多于一周期,此时总线 有数据正在处理 H_BR0# I/O Bus Request 总线请求 北桥在H_CPURST#有效期间,把此信号拉第低,处理器在H_CPURST#从无到有的 时候,采样此信号,最小的设置时间是4HCLKS,最小的保持时间时2个时钟周期,最大的时 20个HCLKS,当保持时间满足要求后,此信号需保持三态. H_LOCK CPU→NB Lock 锁定 直到H_LOCK#取消后,所有的处理器总线周期才可以采样
(G)MCH)保留 (G)MCH)硬件失效
Not data response正常，沒有數據 Implicit write back隱含回寫 Normal data response正常有數據
Pegatron Electrical Engineering Department
系统时序-HostBus6
H_DINV#3 H_DINV#2 H_DINV#1 H_DINV#0
6. H_REQ#[0:4] I/O Request Command 当总线拥有者开始一个新的交易时，由它来定义交易的命令
7. H_DINV#[0:3] I/O Dynamic Bus Inversion
命令请求
动态总线倒置
表明了相关的数据是否翻转,数据线在电子特性上被驱动为低.
Pegatron Electrical Engineering Department
RST#
BUF_PLT_RST#_1用于NB,LAN,VGA BUF_PLT_RST#_2用于LPC BUF_PLT_RST#_3用于Super I/O,TPM
PCI_RST#用于CardBus,Newcard电源管 理器,Mini Card
H_CPURST#
电压
VCC_PEG[1:5]
+1.5VS_PCIE_ICH VCCDMIPLL
Pegatron Electrical Engineering Department
CPU动作
SB发出的H_PWRGD NB发出的H_CPURST# VCORE VCCP_CPU GTL_REF
CPU动作
Strobe H_DSTBN#3 H_DSTBN#2 H_DSTBN#1 H_DSTBN#0 H_DSTBP#3 H_DSTBP#2 H_DSTBP#1 H_DSTBP#0
I/O I/O
Data Strobe Data Strobe
Data Bits
数据选通 数据选通
H_D#[63:48] H_D#[47:32] H_D#[31:16] H_D# [15:0]
Pegatron Electrical Engineering Department
系统时序-HostBus3
8. H_ADS# I/O Address Strobe 地址选通 当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中，所有 Bus上的信号都在监控ADS#是否有效 H_BNR# I/O Block Next Request 下一模块请求 这个信号用来阻止当前请求的总线控制器发出新的请求,来动态的控制处理器的传输. H_BPRI# NB→CPU Bus Priority Request 总线优先权请求 当BPRI#有效时,所有其他的设备都要停止发出新的请求,除非这个请求正在被锁定,总 线所有者要始终保持BPRI#为有效,直到所有的请求都完成才能释放总线的控制权 H_DEFER# NB→CPU Defer 延迟 这个信号会结束当前的传输,用以个延迟指令或一个重试指令转入探测
这里说的CPU动作,只是指CPU工作,但是AD还没有传输.
Pegatron Electrical Engineering Department
AD传输动向
CPU FSB
VGA
？
MCH
？
DDR2/3
DMI F EC
BIOS
LPC
ICH
？
PCI-E LAN
WLAN
NC
RPS
Pegatron Electrical Engineering Department
H_ADSTB#0
H_ADSTB#1
H_A#[3:15]
H_A#[16:35]
H_REQ#[0:4]
Pegatron Electrical Engineering Department
系统时序-HostBus2
4. H_DSTBN#[0:3] 5. H_DSTBP#[0:3]
Pegatron Electrical Engineering Department
CPU_RST#
BUF_PLT_RST#_1 PWROK CLK_MCH_3GPLL CLK_MCH_3GPLL#
Clock
CLK_PCIE_ICH(DMI) CLK_PCIE_ICH#(DMI) VCC_AXM VCC_RXR_DMI_[1:2]
CLOCK-系统CLOCK1
NAME CLK_MCH_BCLK CLK_CPU_BCLK CLK_PCIE_LAN CLK_MCH_3GPLL CLK_PCIE_NEWCARD CLK_PCIE_MINICARD1 CLK_PCIE_PEG Clk_PCIE_ICH CLK_PCIE_MINICARD0 CLK_PCIE_SATA CLK_DREF CLK_DREFSS User MCH HPLL CPU Bus Clock LAN MCH PEG NEWCARD MINICARD VGA PCIE bus clock DMI bus clock WLAN SATA HDD MCH MCH VGA F 166MHz 166MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 96MHz 96MHz NAME CLK_MCH_BCLK# CLK_CPU_BCLK# CLK_PCIE_LAN# CLK_MCH_3GPLL# CLK_PCIE_NEWCARD# CLK_PCIE_MINICARD1# CLK_PCIE_PEG# Clk_PCIE_ICH# CLK_PCIE_MINICARD0# CLK_PCIE_SATA# CLK_DREF# CLK_DREFSS# User MCH HPLL CPU Bus Clock LAN MCH PEG NEWCARD MINICARD VGA PCIE bus clock DMI bus clock WLAN SATA HDD MCH MCH VGA F 166MHz 166MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 99MHz 96MHz 96MHz
Pegatron Electrical Engineering Department
PWROK
Pegatron Electrical Engineering Department
BUF_PLT_RST#1与PLT_RST#_SB
CLK_ICHPCI
PCI_RST#_ICH
PLT_RST#_SB PM_PWROK_R H_PWRGD 其他输入南桥的频率,不会影响RST#
系统时序-HostBus
H_A#[3:35]地址线 H_D#[0:63]数据线 H_ADSTB#[0:1]地址选通 H_DSTBN#[0:3]数据选通 H_DSTBP#[0:3]数据选通 H_REQ#[0:4]请求命令 H_DINV#[0:3]动态总线倒置 H_ADS# 地址选通 H_BNR#下一模块请求 H_BPRI#总线优先权请求
系统时序-HostBus1
1. H_A#[3:35] I/O Address 地址总线 这组地址信号定义了CPU的最大内存寻址空间为64GB。在地址周期的第一个子周期中， 这些Pin传输的是交易的地址，在地址周期的第二个子周期中，这些Pin传输的是这个交易 的信息类型 2. H_D#[0:63] I/O Data 数据线 这些讯号线是数据总线主要负责传输数据。它们提供了CPU与NB之间64 Bit的通道。只 有当DRDY#为Low时，总在线的数据才为有效，否则视为无效数据 3. H_ADSTB#[0:1] I/O Address Strobes 地址选通 这两个信号主要用于锁定A[35:3]#和REQ[4:0]#在它们的上升沿和下降沿。相应的 ADSTB0#负责REQ[4:0]#和A[16:3]#，ADSTB1#负责A[31:17]#
14.318MHz CLK_ICHPCI 14.318MHz CLK_SIOPCI
CLK_KBCPCI
LPC Bus
33MHz
PM_PWROK
当EC第Pin55接收到CPU_PWRGD延时后,从Pin148发出PM_PWROK 说明:当EC接收到CPU_PWRGD以后会先后发出EC_CLK_EN和PM_PWROK 这里会把PM_PWROK有个延时动作,作用是让Clock工作后系统CLK到位,至于这 个延时的时间是由软体RD在BIOS里面进行控制
14.
15.
Pegatron Electrical Engineering Department
系统时序-HostBus5
16. H_CPURST# NB→CPU CPU Reset CPU复位 北桥输出,当北桥接收到BUF_PLT_RST#_1有效,并且有效后一毫秒发出,这个信 号使处理器按一个已知状态开始运作 H_RS#[0:2] NB→CPU Response Status 这个信号表明了相应的类型,如下表
H_RS#[0:2] Response type
17.
相应状态
000
001 010 011 100 101 110 111
Idle state 空閑狀態
Retry response重試 Deferred response延遲 Reserved (Not driven by Hard Failure (Not driven by
系统时序
适合Intel Chipset
部门:FAE 技术研发组 V1.0
EC_CLK_EN
EC
这是VCORE CHIP发出,此 板没有使用
Pegatron Electrical Engineering Department
CLOCK-工作条件
输入电压
输入电压
Enable信号
பைடு நூலகம்
参考电压
Pegatron Electrical Engineering Department
18. H_TRDY# NB→CPU 当这个信号有效时表示可以接收数据 Target Ready 目标准备
19.
H_HIT# I/O Hit 侦测 这个信号表明了一个缓冲代理保持了请求总线上未被更改的副本,也可以由目的设备 发出相关联的信号 H_HITM# I/O Hit Modified 侦测修改 这个信号表明了缓冲代理保持一个请求总线上被修改的指令,并假定这个代码器对提 供请求总线有责任与H_HIT#相关联来扩展SNOOP窗口.
H_DEFER#延迟 H_DRDY#数据读取 H_DBSY#数据总线忙 H_BR0#总线请求 H_LOCK#锁定 H_CPURST#CPU复位 H_RS#[0:2]响应状态 H_TRDY#目标准备 H_HIT#侦测 H_HITM#侦测修改
Pegatron Electrical Engineering Department
CLOCK-系统CLOCK2
NAME CLK_VGA27SS CLK_USB48 CLK_TPMPCI CLK_ICH14 CLK_SIO14 VGA USB TPM ICH Super I/O User F 27MHz 48MHz 33MHz NAME CLK_VGA27FIX CLK_CBPCI CLK_DBGPCI2 VGA Card Bus Debug ICH PCI Super I/O User F 27MHz 33MHz 33MHz 33MHz 33MHz
9.
10.
11.
Pegatron Electrical Engineering Department
系统时序-HostBus4
12. H_DRDY# I/O Data Ready 这个信号在数据传输的每个循环周期的开始有效 数据读取
13.
H_DBSY# I/O Data Bus Busy 数据总线忙 数据总线拥有者,使用这个信号来保证数据总线上的传输命令多于一周期,此时总线 有数据正在处理 H_BR0# I/O Bus Request 总线请求 北桥在H_CPURST#有效期间,把此信号拉第低,处理器在H_CPURST#从无到有的 时候,采样此信号,最小的设置时间是4HCLKS,最小的保持时间时2个时钟周期,最大的时 20个HCLKS,当保持时间满足要求后,此信号需保持三态. H_LOCK CPU→NB Lock 锁定 直到H_LOCK#取消后,所有的处理器总线周期才可以采样
(G)MCH)保留 (G)MCH)硬件失效
Not data response正常，沒有數據 Implicit write back隱含回寫 Normal data response正常有數據
Pegatron Electrical Engineering Department
系统时序-HostBus6
H_DINV#3 H_DINV#2 H_DINV#1 H_DINV#0
6. H_REQ#[0:4] I/O Request Command 当总线拥有者开始一个新的交易时，由它来定义交易的命令
7. H_DINV#[0:3] I/O Dynamic Bus Inversion
命令请求
动态总线倒置
表明了相关的数据是否翻转,数据线在电子特性上被驱动为低.
Pegatron Electrical Engineering Department
RST#
BUF_PLT_RST#_1用于NB,LAN,VGA BUF_PLT_RST#_2用于LPC BUF_PLT_RST#_3用于Super I/O,TPM
PCI_RST#用于CardBus,Newcard电源管 理器,Mini Card
H_CPURST#
电压
VCC_PEG[1:5]
+1.5VS_PCIE_ICH VCCDMIPLL
Pegatron Electrical Engineering Department
CPU动作
SB发出的H_PWRGD NB发出的H_CPURST# VCORE VCCP_CPU GTL_REF
CPU动作
Strobe H_DSTBN#3 H_DSTBN#2 H_DSTBN#1 H_DSTBN#0 H_DSTBP#3 H_DSTBP#2 H_DSTBP#1 H_DSTBP#0
I/O I/O
Data Strobe Data Strobe
Data Bits
数据选通 数据选通
H_D#[63:48] H_D#[47:32] H_D#[31:16] H_D# [15:0]
Pegatron Electrical Engineering Department
系统时序-HostBus3
8. H_ADS# I/O Address Strobe 地址选通 当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中，所有 Bus上的信号都在监控ADS#是否有效 H_BNR# I/O Block Next Request 下一模块请求 这个信号用来阻止当前请求的总线控制器发出新的请求,来动态的控制处理器的传输. H_BPRI# NB→CPU Bus Priority Request 总线优先权请求 当BPRI#有效时,所有其他的设备都要停止发出新的请求,除非这个请求正在被锁定,总 线所有者要始终保持BPRI#为有效,直到所有的请求都完成才能释放总线的控制权 H_DEFER# NB→CPU Defer 延迟 这个信号会结束当前的传输,用以个延迟指令或一个重试指令转入探测
这里说的CPU动作,只是指CPU工作,但是AD还没有传输.
Pegatron Electrical Engineering Department
AD传输动向
CPU FSB
VGA
？
MCH
？
DDR2/3
DMI F EC
BIOS
LPC
ICH
？
PCI-E LAN
WLAN
NC
RPS
Pegatron Electrical Engineering Department