台湾交大ic设计文章

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台湾交通大学柯明道教授CMOS静电放电防护资料

第一章简介 (Introduction) 在互补式金氧半(CMOS)集成电路中，随着量产制程的演进，组件的尺寸已缩减到深次微米(deep-submicron)阶段，以增进集成电路(IC)的性能及运算速度，以及降低每颗芯片的制造成本。

但随着组件尺寸的缩减，却出现一些可靠度的问题。

在次微米技术中，为了克服所谓热载子(Hot-Carrier)问题而发展出LDD(Lightly-Doped Drain)制程与结构; 为了降低 CMOS组件汲极(drain)与源极(source)的寄生电阻(sheet resistance) Rs 与 Rd，而发展出Silicide制程; 为了降低 CMOS 组件闸级的寄生电阻 Rg，而发展出 Polycide 制程 ; 在更进步的制程中把Silicide 与 Polycide 一起制造，而发展出所谓 Salicide 制程。

在 1.0微米(含)以下的先进制程都使用上述几种重要的制程技术，以提升集成电路的运算速度及可靠度。

CMOS制程技术的演进如表1-1所示，其组件结构示意图如图1-1所示。

表1-1 CMOS 制程技术的演进Feature3 2 1 0.80.50.350.25Size(μm)Junction0.80.50.350.30.250.20.15Depth(μm)Gate-Oxide50040020015010070 50Thickness(A)LDD No No Yes Yes Yes Yes YesSalicide No No No No Yes Yes Yes(Silicide)图1-1但是，CMOS 组件因为上述先进的制程技术以及缩得更小的组件尺寸，使得次微米CMOS集成电路对静电放电 (Electrostatic Discharge ESD)的防护能力下降很多。

但外界环境中所产生的静电并未减少，故CMOS集成电路因ESD而损伤的情形更形严重。

举例来说，当一常用的输出缓冲级(output buffer)组件的信道宽度(channel width)固定在300 微米(μm)，用2微米传统技术制造的NMOS组件可耐压超过3千伏特(人体放电模式)；用1微米制程加上LDD技术来制造的组件，其ESD耐压度不到2 千伏特；用 1 微米制程加上 LDD 及 Silicide 技术来制造的组件，其 ESD 耐压度仅约 1 千伏特左右而已。

台湾电子资讯产业发展史 (年表

1995
产
华新先进公司成立。德碁生产4M DRAM。南亚DRAM厂动土。台积电四厂动工、世界先进二厂动工，德碁二厂动工、茂硅三厂动工。南亚科技公司成立。旺宏推出16M Flash IC。大众计算机IC测试暨封装公司启用。联电与S3、alliance合资成立八吋晶圆代工厂(联诚)。联电与Trident、ATI、ISSI合资成立联瑞公司。台积电宣布将在美国成立八吋晶圆厂。华邦与东芝策略联盟。
1993
官
次微米实验室落成，是国内第一座八吋晶圆厂。国科会芯片设计制作中心成立。
1993
产
台湾茂硅与日本OKI签订合作协议，将转移4M DRAM技术。
1993
日
日本住友工厂爆炸，造成环氧树酯缺货
1993
产
台积电三厂动工，德碁斥资16亿提升设备。IC设计：宇庆、台晶。IC封装：硅丰、大众。
1994
产
硅丰公司进军高脚数IC测试市场。华邦完成亚洲首颗MPEG标准的影像压缩IC。联电、华邦开发完成0.5微米制程。南亚与OKI签订技术转移契约。IC制造：世界先进、力晶、嘉蓄、南亚成立。IC封装：华新先进、福懋、致福、日生科技成立。
1970
产
德州仪器公司开始做『集成电路』的装配，菱生精密开始做集成电路的装配，交大成功制作出台湾第一片晶圆。三爱电子成立。
1971
产
RCA与台湾安培开始做『集成电路』的装配，华泰电子公司开始做『集成电路』的装配。
1973
产
万邦电子公司开始做『集成电路』的装配，菱生公司与三菱公司开始做『晶体管』的装配。
1987
官
进行「次微米制程技术计划」。
1987
日
Toshiba发展出T1000型笔记本电脑，6.25磅，不太成功。

台湾牛人光学设计第四讲

A good design has to consider “tolerance”
– Design works with tolerance
The first step is to clrify”which are the critical variables”? Variable budget you still need to work closely with the manufacturer
計算point spread function對Airy Disc做 Normalize!!!
Version 2008 (交大光電陳志)
光學系統設計 4: 公差容忍分析與光學測試及簡明
4-9
Standard: ISO 10110
Maximum dimension of part (mm) Property Edge length, diameter (mm) Thickness (mm) Angle deviation of prisms and plate Width of protective chamfer (mm) Stress birefringence (nm/cm) Bubbles and inclusions Inhomogeneity and striae Surface form tolerances Centering tolerances Surface imperfection tolerances Up to 10 ± 0.2 ± 0.1 ± 30′ 0.1 – 0.3 0/20 1/3x0.16 2/1;1 3/5(1) 4/30′ 5/3x0.16 Over 10 Up to 30 ± 0.5 ± 0.2 ± 30′ 0.2 – 0.5 0/20 1/5x0.25 2/1;1 3/10(2) 4/20′ 5/5x0.25 Over 30 Up to 100 ± 1.0 ± 0.4 ± 30′ 0.3 – 0.8 1/5x0.4 Over 100 Up to 300 ± 1.5 ± 0.8 ± 30′ 0.5 – 1.6 1/5x0.63

电子产品面板控制芯片的后端设计

．
ＷａｇＲｅｐｎｎｎｉｇ，ＳｉＬｎｚａｈｏｇｈｏ
（ｃｏｌｆｈｓｓｎｆｍｔｎＥｇｅｒｇｕｈｕＵｉｒｔ，Ｆｚｏ５１８ｈｎ）ＳｈｏｏｙｉｄＩｏａｏｎｉｅｎ，ＦｚｏｎｅｉＰｃａｎｒｉｎｉｖｓｙｕｈｕ３００，Ｃｉａ
ａ叶技２０第３第期０年２卷９１
ＥｅｔｎｃＳｉ＆Ｔｅｈ／ｅ．５．２１ｌｃｒｉｃ．ｏｃ．Ｓｐ１００
电子产品面板控制芯片的后端设计
王仁平，施隆照
（福州大学物理与信息工程学院，福建福州
摘要
关键词电子产品面板控制芯片；平面规划；布局布线；时钟树综合；可制造性设计
中图分类号
Ｔ４２Ｎ０
文献标识０４— ４０７— ８０２１）９— １０
．
Ｂａｋ・ｎｓｇｆＥｌｃｒｎｃＰｏｕｔａｅｎｒｌｒＣｈｐｃｅｄＤｅｉｎｏｅｔｏｉｒｄｃｓＰｎｌＣｏｔｏｌｉｓｅ
ＡｂｓｒｃＴｉａｅｎｒｄｃｓｔｅｌｙｕｅｉｎｏｌｃｒｎｃｐｏｕｔａｅｏｔｏｌｒｃｉｕｉｇＨｕｈｎｔａｔｈｓｐｐｒｉｔｏｕｅｈａｏｔｄｓｇｆｅｅｔｏｉｒｄｃｓｐｎｌｃｎｒｌｅｈｐｄｒｎａｏｇＮＥＣ０３ｕＺＨ３ｒｃｓｙＳｃｕｔｒＩｈａｏｔｄｓｇ．５ｔｎＣ６１ＡＬｐｏｅｓｂＯＣＥｎｏｎｅ．ｎｔｅｌｙｕｅｉｎ，ａｇｏｌｃｎｆｅｔｉｃｉｖｄｂ — Ｐ０ｄｐａｉｇｅｆｃｓａｈｅｅｙｕｓｎｉｉｇｔｍｅ—ｄｖｎｐａｅｎｄｌｔｇｐａｅｎｅｓｔ．Ａｏｉａｉｎｏｌｃｒｅａｔｍａｉｙｔｅｉｎｌｎｉｒｅｌｃｍｅｔａｉｉｌｃｍｅｔｄｎｉｎｍｉｎｙｃｍｂｎｔｆｃｏｋｔｅｕｏｔｃｓｎｈｓｓａｄｎａ－ｏｕｌｍｏｉｉａｉｎｒｄｃｓｔｅｃｏｋｓｅｔｈｎｍｕｄｇｅ．Ｐｏｌｍｓｒｓｌｎｏｐｗｅｅｗｏｋｃｎｅｔｏｄａｄｆｃｔｏｅｕｅｈｌｃｋｗｏｔｅｍｉｍｅｒｅｉｒｂｅｅｕｔｇｆｍｏｒｎｔｒｏｎｃｉｎａｉｒｎｍｕｉｇｖｏａｉｎｒｏｖｄ．Ａｔｌｓ，ｔｅｃｉｅｓｔｅｄｍｎｆｂｔｉｎｎｅｈｏｏｙｒａｈｎｈｌｏｔｎｉｌｔｓａｅｓｌｅｏａｔｈｈｐｍｅｔｈｅａｄｏｏｈｔｍｉｇａｄｔｃｎｌｇ，ｅｃｉｇｔｅｆｌｗ－ｏ

台湾ic设计

湾国防工业真正的底子许多大陆同胞对台湾的经济发展一知半解，对台湾的国防工业不肖一顾，可是台湾的国防工业为何在导弹领域上独领风骚，尤其在亚洲更是所向披靡，连日本人都害怕，为什么台湾人才会如此杰出，同样是中国人，让我们看看台湾的底子与幕后英雄！台湾新竹科学园区的热门财经新闻环绕着联发科公司。

联发科2007第三季赚了一一○亿，超过一个资本额，创历史新高。

股市市值突破六千亿，晋身全球市值第二大IC设计公司。

营业额今年预期超过一千亿，有机会成为全球第五大。

但联发科董事长蔡明介的日常生活，一如往常的低调。

每日的活动，如果不出国，就是从新竹科学园区右上角竹村路的宿舍，往右下角笃行路的联发科总部移动，车程只需十五分钟，生活朴实，专注工作。

联发科与蔡明介，正是在世界舞台上，挥舞得虎虎生风的台湾IC设计业及工程师CEO的龙头代表。

他们以快速跟随者（fast follower）的角色，靠着将IC设计芯片「轻、薄、短、小，快速、低价」的创新应用技术，打下了世界一八％的江山，市占率仅次于美国，稳居世界第二。

在许多电子产品上，他们已占据关键地位，不可或缺。

重量级的地位：世界不能没有他们如果没有联发科，全世界七成ＤＶＤ影碟不能播放，一亿支的大陆白牌手机无法问市；没有联咏科技，液晶电视无法显示影像；没有原相科技，红透半边天的游戏机Wii摇杆不会如此敏感。

没有瑞昱半导体，全世界有三分之二的计算机不能发出声音；没有群联、安国，ＵＳＢ的普及不会又快又好。

IC设计也是台湾由硬件制造转往软件开发，由低毛利转向高附加价值的代表。

联发科、立锜、瑞昱、原相、扬智、安国等IC设计优等生，今年第二季的毛利率都是五○％上下，比电子产业五到一○％的毛利率丰厚许多。

以今年第二季的毛利率比较，联发科毛利率五一．一五％，是鸿海的十倍，是宏碁计算机的十四倍。

台湾IC设计公司如蚂蚁雄兵，奇袭全球，攻下六大领域的芯片市场，分别占据全球前三名（见表7）。

过去五年，更以平均二一％的增长速度，不断长大。

基于witness仿真的tiw蚀刻机台产能改善研究

第一章绪论1.1 研究背景及意义当前，为了满足半导体市场需要的迅猛增长，半导体厂商不断增加投资购买新设备以扩大产能。

但由于半导体市场需求的不稳定性，很容易造成产能过剩并随之而来的是半导体厂商的竞争日趋激烈。

在日前国际半导体设备和材料协会(SEMI)所举行的年度产业策略讨论会(ISS)中，与会人士和分析师一致认为，未来只以规模经济取胜的半导体厂商才能够在竞争激烈的环境中存活下来。

全球最大的晶圆代工厂商台积电的新任CEO蔡力行（Rick Tsai）甚至警告说，半导体产业在向成本敏感型产业过渡，而且斤斤计较的消费市场正在成为该产业新的增长动力，在此之际，半导体供应商必须尽力降低消耗和提高灵活性。

各大半导体供应商在扩大生产的同时，不得不严格控制生产成本并积极采取各种形式降低成本。

半导体制造业起源于上世纪50年代末，半导体集成电路工业始于上世纪50年代末，并在随后的50多年里发生了日新月异的变化。

半导体与集成电路技术是推动信息时代前进的原动力，是现代高科技和工业产业的核心与先导。

在半导体工业发展历程中，体现出了以下的规律和特点：第一，技术进步快；20世纪60年代中期提出的摩尔定律，在此后的40多年里依然准确地指导着整个行业的发展，定律中指出，半导体芯片的电路密度每18个月就会翻一番。

目前，高级元器件制造的线宽已经发展到最小为90nm，互联电路最多可高达10层。

通过不断增加电路的密度，制造商们能够将更多的电子元器件集成到一只芯片上，因而赋予了芯片更高的性能和价值。

第二，市场增长快；半导体集成电路工业发展的50多年里，市场价值的年增长率平均大于15％。

在过去的20年间，全球半导体市场扩张了10倍以上。

市场研究机构 IDC 预测， 2011年全球半导体产业营收将比 2010年的2,760亿美元规模成长9%，达到3,030亿美元规模。

IDC 估计，在2010年到2015年间，全球半导体市场平均年复合成长率(CAGR)为6%，也就是说，该市场规模将在2015年达到3,800亿美元规模。

最新滤波器研究

Design of Compact Dual-Band Quasi-Elliptic Filter with High Selectivity and Wide Stopband RejectionWei Jiang#, Wei Shen*, Liang Zhou#, An-Ming Gao#, Wen-Yan Yin#, and Jun-Fa Mao##Key Laboratory of Ministry of Education of Design and Electromagnetic Compatibility of High Speed Electronic Systems, School of Electronic Information and Electrical Engineering, Shanghai Jiao TongUniversity, Shanghai 200240, Chinaweijiang8255@, liangzhou@, annmean@,wyyin@ and jfmao@*Microelectronic Center, Institute of Electronics, Shanghai Aerospace Technology Research InstituteShanghai, 201109 , Chinaweishenmw@Abstract — A novel dual-band quasi-elliptic filter with compact size and wide stopband has been proposed in this paper. It is realized by embedding two open loops between two coupled half wavelength resonators. Thus, the filter is compact in size. Two inner open loops are placed far enough to avoid mutual coupling. In addition, by loading two semi-lumped anti-coupled structures, a broad upper stopband can be obtained without adding extra circuit size. To verify the proposed idea, a dual-band filter sample has been designed and fabricated using single-layer printed circuit board (PCB) technology, and the measured S-parameters agree well with the simulated ones. Index Terms — Dual-band filter, high frequency selectivity, quasi-elliptic, wide stopband rejection.I.I NTRODUCTIONIn modern and wireless mobile communication systems, RF/microwave filters, as the most important and essential devices in the RF front ends of both the receiver and transmitter, are highly demanded. Planar microstrip filters are suitable candidates because they can be easily fabricated using standard printed circuit board (PCB) technology and own the advantages of compactness, low cost and easy integration with other passive components. Recently, with the rapid development of dual-band wireless communication systems, high-performance microstrip filters with dual-band operation are becoming more and more popular. To satisfy the increasing needs, great efforts have been made and various design methods have been proposed by researchers [1]-[5]. In [2], two set of resonators operating at different frequencies are utilized to generate two passbands. And in [3], with proper impedance ratio and physical length of stepped-impedance resonator, the dual-band response can also be achieved. However, relatively little attention has been paid to dual-band filters with harmonic suppression to reject the unwanted signal. Therefore, it still remains a challenging issue to design dual-band filters with compact size, high frequency selectivity and a broad upper rejection band simultaneously.In this paper, a dual-band filter with high performance of good frequency selectivity and wide stopband has been introduced. One set of open loops are arranged between two coupled resonators to maintain compactness in structure. They introduce finite transmission zeros to split single passband into two passbands. By adopting skew-symmetrical feed lines, two more transmission zeros can be obtained at the lower and higher stopband, respectively. Semi-lumped anti-coupled structures, as individual lowpass structures, are loaded at input and output to achieve harmonic suppression. They can be conveniently integrated with the dual-band filter without introducing extra circuit size. Finally, the filter sample is implemented and the measured results arepresented to verify the proposed idea.Fig. 1. Layout of the proposed high-performance dual-band filter.II.F ILTER DESIGNA. Filter TopologyFig. 1 illustrates the detailed layout of the dual-band filter. It is obviously noted that the outer half wavelength resonators and two open loops are treated as 1, 4 and 2, 3, respectively. The coupling structure of the proposed dual-band filter with aquasi-elliptic response is presented in Fig. 2.Fig. 2. Coupling topology of the dual-band quasi-elliptic bandpass filter.T he corresponding coupling matrix M can be written as [6]⎥⎥⎥⎥⎥⎥⎥⎥⎦⎤⎢⎢⎢⎢⎢⎢⎢⎢⎣⎡=00000000000000000004444341434332212141211110LL S S M M M M M M M M M M M M M M Mand the nodal admittance matrix is given by [6]:][][][][]}[][][{I j V A V M W G j ⋅−=⋅=⋅+⋅+⋅−Ω (1) Here, [G ] is a (N +2)×(N +2) matrix where the entries are zero except for G 11=G N +2,N +2=1. [M ] is the coupling matrix and [W ] is a (N +2)×(N +2) diagonal matrix, with W 11=W N +2,N +2=0, and W kk =1. Furthermore, the S-parameters are determined by1111,112[]S j A −=+ (2a)1212,12[]N S j A −+=− (2b)Considering S 21=0, we can get0))3322=⋅++M M ΩΩ(( (3)3322M M or −=Ω (4)The transmission zeros can be used to split single passband into two individual passbands. Regarding the 0˚ tapped lines connected directly to the outer resonators, they are used to yield two finite transmission zeros at lower and upper stopband, which also contribute to quasi-elliptic response [7]. The tap position denoted by L 3, can be used to determine the external quality factor Q e which can be characterized bydB−=30f f Q e δ (5)where f 0 is the frequency at which S 21-parameter reaches its maximum value and δf 3-dB is the 3-dB bandwidth for which S 21 is reduced by 3-dB from its peak value.The simulated S 21-parameters as a function of frequency for different values of L 5, g 1, and L 3 are plotted in Fig. 3 (a), (b) and (c), respectively. As shown in Fig. 3 (a), two passbands move away from each other with increasing the value of L 5, which is due to stronger coupling strength between the inner and outer resonators. The bandwidth of two bands is controlled by the parameter g 1. In Fig. 3 (b), the bandwidth of the dual-band filter becomes wider as g 1 decreases. Fig. 3 (c) shows that the tap position determines the locations of two transmission zeros at lower and upper stopband. They will move close to the passbands with L 3 increasing.(a)(b) (c)Fig. 3. Simulated S 21-parameter as a function of frequency fordifferent values of (a) L 5, (b) g 1 and (c) L 3, respectively.B. Semi-Lumped Lowpass StructureAn anti-coupled line with an open-circuited quarter-wavelength resonator provides lowpass characteristics [8]. In order to further reduce the circuit size, the open-circuited quarter-wavelength resonator is replaced by a surface-mount capacitor [9], as shown in Fig. 4.Fig. 4. Schematic of the compact lowpass structure.The proposed semi-lumped lowpass filter (LPF), is suitable candidate for suppressing harmonic response. It can be conveniently loaded at the input and output feed lines of the proposed dual-band quasi-elliptic filter. We should make sure that the higher passband is below the cutoff frequency of the lowpass filter. Then, the in-band performance of the dual-band filter will not be degraded. The simulated S 21-parameters of the dual-band filter with and without the lowpass structures are presented in Fig. 5 for comparison. Harmonic suppression can be achieved and a wide upper stopband can be acquired.Fig. 5. Simulated S 21-parameter of LPF, and the dual-band filter with and without LPF.In implementing the proposed dual-band quasi-elliptic filter with a broad upper rejection band, one can follow the design procedures listed below.1) Set the geometrical parameters of two pairs ofresonators to let them resonate near the center frequency. 2) According to the design curves in Fig. 3 (a), (b) and (c),we can control the distance between the lower and higher passband, the bandwidth of each band and thepositions of two outer transmission zeros by adjusting the parameter L 5, g 1 and L 3, respectively.3)Arrange the lowpass structures at input and output feed lines to improve out-of-band rejection while maintaining the in-band performance.4)Perform a fine-tuning procedure to optimize the entire filter after all initial geometrical parameters have been obtained.IV. R ESULTS A ND V ALIDATIONAs illustrated in Fig. 6, a dual-band filter sample operating at 2.25 GHz and 2.9 GHz was designed for verifying the proposed idea, which was implemented on a single-layer PCB with the relative permittivity of ε = 2.65, tan δ = 0.003, and the thickness h = 1mm. Two 0603 chip capacitors with C = 0.56 pF are employed. Two via-holes with the radius of r are drilled and metalized for connecting the capacitor C to the ground. The performance of the proposed structure is simulated with the help of the commercial 3-D full-wave electromagnetic simulator, Ansoft High Frequency Simulator Software (HFSS). The physical sizes of the fabricated filter are summarized as follows: L 1= 13.1 mm, L 2= 3 mm, L 3= 3.1 mm, L 4= 11.3 mm, L 5=14.15 mm, L 6=6.7 mm, L 7= 5.2 mm, L 8= 4.6 mm, L 9= 2.7 mm, L 10= 6 mm, L 11= 1 mm, L 12= 1.4 mm, W 1= 0.8 mm, W 2= 2.1 mm, W 3= 0.8 mm, W 4= 0.3 mm, W 5= 0.8 mm, g 1= 0.65 mm, g 2= 0.4 mm, g 3= 0.3 mm, r = 0.25mm.Fig. 6. Photograph of the circuit.Vector network analyzer (VNA) Agilent 8722ES was utilized to measure the transmission responses of the filter, and the simulated and measured S-parameters are plotted in Fig. 7 (a), with good agreements obtained between them. In the measurements, two passbands are centered at 2.27 GHz and 2.85 GHz, respectively. The measured insertion losses at two passband are about 1.5 dB and 2.6 dB, respectively. The return losses of two passbands are larger than 20 dB and 13.5 dB, respectively. As shown in Fig. 7 (b), the spurious response below 23 dB is from 3.1 GHz to 13.4 GHz. The harmonics are successfully suppressed and the bandwidth ofthe upper rejection band is significantly broadened.(a) (b)Fig. 7. Simulated and measured S-parameters of the filter in (a) narrowband and (b) wideband, respectively.VII. C ONCLUSIONA high-performance dual-band quasi-elliptic bandpass filter with compact size was proposed in this paper. By adopting skew-symmetrical feed lines, better frequency selectivity can be achieved. In order to obtain wide stopband, lowpass structures implemented with semi-lumped capacitors are loaded at the input and output feed lines. Finally, a filtersample was designed and fabricated on standard PCBtechnology. The measured S-parameters agree well with the simulated counterparts.A CKNOWLEDGEMENTThis work was supported by the National Basic Research Program of China under Grant 2009CB320206, National Natural Science Foundation of China 60901024.R EFERENCES[1] C.-F. Chen, T.-M. Shen, T.-Y. Huang, and R.-B. Wu, ‘‘Designof multimode net-type resonators and their applications to filters and multiplexers,’’ IEEE Trans . Microw . Theory & Tech ., vol. 59, no. 4, pp. 848-856, Apr. 2011.[2] X. Y. Zhang, J . Shi, J . X. Chen, and Q. Xue, ‘‘Dual-bandbandpass filter design using a novel feed scheme,’’ IEEE Microw . Wireless Compon . Lett ., vol. 19, no. 6, pp. 350-352, Jun. 2009.[3] Q.-X. Chu, and F.-C. Chen, ‘‘A compact dual-band bandpassfilter using meandering stepped impedance resonators,’’ IEEE Microw . Wireless Compon . Lett ., vol. 18, no. 6, pp. 320-322, May 2008.[4] S. Luo, L. Zhu, and S. Sun, ‘‘A dual-band ring-resonatorbandpass filter based on two pairs of degenerate modes,’’ IEEE Trans . Microw . Theory & Tech ., vol. 58, no. 12, pp. 3427-3432, Dec. 2010.[5] Y.-C. Chiou, C.-Y. Wu, and J.-T Kuo, ‘‘New miniaturizeddual-mode dual-band ring resonator bandpass filter with microwave C -section,’’ IEEE Microw . Wireless Compon . Lett ., vol. 20, no. 2, pp. 67-69, Feb. 2010.[6] S. Amari, U. Rosenberg, and J . Bornemann, ‘‘Adaptivesynthesis and design of resonator filters with source/load-multi-resonator coupling,’’ IEEE Trans . Microw . Theory &Tech ., vol. 50, no. 8, 1969-1978, Aug. 2002.[7] C. M. Tsai, S. Y. Lee, and C. C. Tsai, ‘‘Performance of a planarfilter using a 0˚ feed structure,’’ IEEE Trans . Microw . Theory & Tech ., vol. 50, no. 10, pp. 2362-2367, Oct. 2002.[8] M. Y. Hsieh, and S. M. Wang, ‘‘Compact and widebandmicrostrip bandstop filter,’’ IEEE Microw . Wireless Compon . Lett ., vol. 15, no. 7, pp. 472-474, Jul. 2005.[9] R. Li, D. I. Kim, and C. M. Cho, ‘‘Compact structure with threeattenuation poles for improving stopband characteristics,’’ IEEE Microw . Wireless Compon . Lett ., vol. 16, no. 12, pp. 663-665, Dec. 2006.。

国立交通大学资工系晶片系统及嵌入式软体实验室Why-交大资工

Broadcasting : DAB-on-a-chip. DVB/Digital TV-on-chip
通訊
Analog Medom ISDN XDSL SOC
Cable Modem SOC Network Processor IA Processor
10M Ethernet 10/100M Ethernet Optical Gigabit Ethernet SOC
國立交通大學資工系
晶片系統及嵌入式軟體實驗室
2001年我國IC產業在全球的地位
需求面
產值
供給面
全球佔有率
全球排名
領先國
29.5 (36.4)%
我國 IC市場 10,059 (16,130) 亞太地區 IC市場 34,118 (44,303)
單位百萬美元
自有品牌IC DRAM SRAM Mask ROM 設計業製造業
Video Phone
1 4 7 *
Cellular Video Phone
Cable
(source：Texas Instrument)
v
2 5 8 0
v 3 6 9 #
甚麼是晶片系統(SOC)?
An SoC contains: • Portable /Reusable IPs • Embedded CPU • Embedded Memory • Real World Interfaces (USB, PCI, Ethernet) • Software (both on-chip and off) • Mixed-signal Blocks • Programmable HW (FPGAs) • > 500K gates Technology: 0.25 m and below

台湾IC设计业发展概况

台湾IC设计业发展概况
章和
【期刊名称】《世界电子元器件》
【年(卷),期】1997(000)004
【摘要】1995年我国台湾省IC设计业产值(专业IC设计公司营业额)台币193亿元,较1994年大幅度增长55.6％,而1996年产值却为台币210亿元,只比1995年增长8.8％,成绩并不理想。

但可喜的是,随着网际网络与多媒体应用的需求日益迫切,台湾IC设计公司亦积极开发与此类相关的IC产品。

台湾IC设计业厂商数目到1995年仍只有66家规模,
【总页数】3页(P55-57)
【作者】章和
【作者单位】无
【正文语种】中文
【中图分类】F426.63
【相关文献】
1.研发支出资本化与股东财富递延效果之研究——以台湾IC设计业为例 [J], 王淑芬;王培凌
2.研发支出资本化与股东财富递延效果之研究——以台湾IC设计业为例 [J], 王淑芬;王培凌
3.IC设计业战火方酣透视中国台湾地区、美国硅谷产业发展 [J], 编辑部
4.台湾地区IC设计业的现状与未来 [J], 雨涛
5.大陆IC设计业产值首超台湾地区 [J],
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台企积极推动两岸学术交流，IC设计领域首批高校互换学子近日成行

台企积极推动两岸学术交流，IC设计领域首批高校互换学子
近日成行
佚名
【期刊名称】《中国集成电路》
【年(卷),期】2009(18)9
【摘要】随着两岸文化学术交流的持续升温，中国台湾地区企业推动和促进两岸
学术交流的热情也持续高涨。

日前，全球第五大无晶圆IC设计公司联发科技宣布，由其主办的“两岸交换学生及研究人员奖学金”评选结果揭晓，浙江大学、复旦大学、西安交大、西安电子科大、电子科大（成都）等高校的九名优秀学子通过评委会的全面遴选，将获资助赴台修学；
【总页数】1页(P4-4)
【关键词】IC设计公司;学术交流;高校;互换;中国台湾地区;研究人员;浙江大学;复旦大学
【正文语种】中文
【中图分类】F426.63;G649.285.5
【相关文献】
1.推动两岸高校创新发展——第十届海峡两岸(粤台)高教论坛举办 [J], 王亮
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OCLC促进人类知识资源的共享（上）

OCLC促进人类知识资源的共享（上）
张海燕
【期刊名称】《上海高校图书情报学刊》
【年(卷),期】1997(007)004
【摘要】1 OCLC简史 1967年7月1日,美国俄亥俄州的54所大学院校,为求节省重复购置与处理图书资料的经费,由其所属之各图书馆相互合作,共享资源,组成了Ohio College Library Center——俄亥俄校院图书馆中心,这是美国的图书馆界首次建立的电脑连线图书馆合作网路。

1977年,OCLC开放俄亥俄州以外的图书馆亦可加入为资源共享的会员。

自此。

【总页数】3页(P54-56)
【作者】张海燕
【作者单位】台湾师范大学图书馆
【正文语种】中文
【中图分类】G259.712.3
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一. 前言到目前為止,我們已經學會使用電路圖描述邏輯電路,以及如何編譯它們, 模擬它們,最後再將它們下載到XS40電路板上.看起來它們好像跟您預期的一樣.但是當我們在編譯與模擬設計檔案時,很容易就忘記了,事實上電子元件有其自己的特性.這個章節會討論與分析一些邏輯電路的電子元件特性.如果了解這些簡易的電子元件特性,就可以了解所設計的電路為什麼有時候並不能如原本預期地運作了.二. I/O之特性-indeterminate state一個簡易的標準輸出反相器如下圖(a)所示.它是由兩個電晶體所組成的, 其中:Th電晶體是被連接在反相器的輸出接腳與+5V電源供應器之間;Tl電晶體則是連接在反相器的輸出接腳與接地端之間.如果我們將反相器的輸入端接地(形同輸入0,如下圖(b)),電晶體 Tl 就變成off,而電晶體Th就轉變成on.此時 Tl 表現像是一個打開(open)的開關,而Th則是緊閉 (close)的開關.結果在輸出接腳端到+5V的電源供應端之間就會產生一條低電阻的路徑.這樣子就會將輸出端接腳的電壓升高到+5V.(形同輸出1)當輸入端被固定在+5V時(形同輸入1,如下圖(c)),則產生與之前相反的動作;電晶體Th就變成off,而電晶體Tl 則轉變成on. 也就是Th表現像是一個打開(open)的開關,而Tl則是緊閉(close)的開關.結果在輸出接腳端到接地端產生一條低電阻的路徑. 這樣子就會將輸出端接腳的電壓拖曳到+0V.(形同輸出0)假如我們輸入的電壓值介於+5V到+0V之間的話會發生什麼樣的情況呢? 在這種情況之下,Tl 和Th兩個電晶體就會出現相互角力的情形,一方面Tl嘗試要將輸出端電壓拖曳到+0V,同時另一方面Th也嘗試著要把輸出端電壓升高到+5V.結果輸出端的電壓將會在+5V的電源供應端與接地端之間,處於不明確的狀態.這個問題的關鍵在於,當輸入多靠近+5V或是+0V 時,我們才能判別此輸入屬於+5V或是+0V呢?這就得依據電晶體Tl 和Th細部電子元件的特性來決定.對於TTL的電子元件特性而言,一個有意義的低電壓邏輯是介於0V到0.8V之間,有意義的高電壓邏輯是介於2.0V到5.0V之間.對於 CMOS的電子元件特性而言,電壓分佈的範圍就不太一樣,對於CMOS的電子元件特性而言,一個有意義的低電壓邏輯是介於0V到1.0V之間,有意義的高電壓邏輯是介於3.5V到5.0V之間.如果我們沒有連接任何訊號到輸入端,那麼電路的狀態將會是不確定的, 因為沒有實質的電壓輸入驅動電晶體,所以此時的電晶體可以是on或是off. 所以,其相對應的輸出端電壓也就可以介於0V到5V之間的任何電壓值.如此一來,就會造成了電路處於不明確的狀態.為了避免上述的情況發生,有些IC在每個輸入端到+5V的電源供應器間多加了一個提昇電阻(pull-up resistor),如下圖(a)所示.當輸入端沒有連接任何訊號時,提昇電阻R,就會將輸入端的電晶體提昇到+5V.p此提昇電阻通常具有很大的電阻值(大於10K).所以,當您想要將輸入電壓降低到接地值(0V),你就不需要提供那麼高的電壓去做這件事了.(如果想用一個電阻小的提昇電阻,那麼當您要將輸入拉到低電壓時,在+5V到接地端之間一定會產生很大的電流,所以不適用) 輸出電路也能被修改成擁有不同的電子元件特性.所謂的標準輸出端,就如同我們之前已經看到的,可以經由低電阻關閉電晶體,使得輸出電壓提昇到 +5V或是降低成+0V.然而,並不是所有的輸出都必須遵守標準輸出端的定義; 在某些的應用裡,您可能只希望輸出端輸出到+0V,而永遠不要提昇到+5V.這時候就必須用到像下圖(b)所示的開放式消耗性輸出(open-drain output).開放式消耗性輸出(open-drain output),當輸入是高電壓時,輸出就會經由電晶體T拉低至接地端.但l是當輸入被拉至低電壓的時候, 輸出端並不會被拉至+5V(雖然+5V屬於標準輸出的電壓值).因為T已經不h見了,而且T轉變成off,所以輸出端既沒有被連接到l+5V ,也沒有接到接地端.所以,此時它就處於不明確的狀態.當然,您也可以在輸出端到+5V之間加一個外部電阻器,如此也能達到與上面同樣的效果.開放式消耗性輸出的應用是與提昇電阻一起執行接線AND(wired-AND)運算,如下圖所示.如果兩個開放式消耗性輸出直接連接在一起,其中一個的輸出是低電壓的話,則其輸出結果將會是低電壓的輸出.如果兩個輸出都是不明確狀態的話,則線接AND的輸出就會藉由提昇電阻而被提昇至+5V.您不要嘗試著去建構出一個有標準輸出的線接AND,那是因為,一個邏輯閘的輸出也許會試著去藉由它的T將線接AND的節點拉至低電壓,l而在此同時,其它的邏輯閘試著要藉由T使接線AND的h節點提昇成高電壓.如此一來在線接AND節點上的輸出電壓就變成不明確的,而且將會有很大的電流在流動著,這樣也許會燒壞其中的一兩個邏輯閘.三. I/O之特性-tristate buffer 及其應用另一種型態的輸出則是三態(tristate)輸出.一個三態輸出可以驅動輸出到+5V或接地端,但是它也可以是不明確狀態.與開放式消耗性輸出不同的是,開放式消耗性輸出只能驅動到接地端或是不明確狀態,卻不能驅動到+5V.底下圖示是一個三態輸出的電路.它加入了兩個致能(Enable)輸入控制的新電晶體T.當此致能輸入被提g就會表現的像關閉(close)的開昇到+5V時,電晶體Tg關一樣,然後此邏輯閘就被致能了(即是,輸出端可以被驅動成+5V或是接地端).當致能輸入線被拉至到接地端時,然而,此時兩個電晶體T都是open,而且使得輸出端g到+5V間的電源供應端或接地端完全被切斷了,如此一來,輸出就被抑制,所以輸出端變成了不明確狀態.三態輸出器有啥功能呢?多個三態多工器可以被連接到另一個邏輯閘的同一個輸入端,而且致能線可以被用來避免輸出端與輸出端之間的干擾.當一個輸出正驅動著輸入端時,其他的輸出端都會被抑制,以至於它們處於不明確狀態而且不能干擾第一個輸出的結果.之後,藉由抑制第一個輸出端並致能第二個輸出端,第二個輸出端可以在不被其他輸出端干擾的情況下傳送訊號.如此一來,輸入端就可以接收到只有一個輸出端所送出的訊號.當您要建立多接腳匯流排(multidrop buses)時,將會使用這樣的技術.舉個例子,個人電腦裡面的記憶體匯流排,允許微處理器去接收從一個大數目的記憶體晶片所送來的資訊.它們都有三態輸出器,所有的記憶體晶片輸出都可以被連接到同一個匯流排,因為這樣就可以會只有特定的晶片可以傳送資訊到微處理機.所以,它們將不會互相干擾,因為同一個時間內,只有一個輸出會被致能.四. I/O之特性-fanout 之考量而之前的這些設計,在應用不當時,會帶來什麼樣子的麻煩呢?很明顯地,如果你使用開放式消耗性輸出器,而且不提供一個提昇的電阻器, 你就不能期望輸出會被提昇到+5V.或者是,如果您使用三態輸出器而不去致能它,您將不能期望輸出+5V或是接地值.但是,還有其它更微妙的問題.假設您有一個單一輸出的邏輯閘,此閘被許多其他的邏輯閘當作是輸入端所驅動(如下圖右側).更明確地說,假設這些其他的輸入每個都有10K 的提昇電阻.現在,您的輸出可以藉由T而被拉低至接l本身就具備電阻值(意即,它不是個完全理地端,但是Tl的ON-電阻值為100歐母.這個100歐想的導體).假設,Tl母的電阻值將會試著將蜃IA之電壓拉至接地端,而此時,提昇電壓也正試著要將節點A之電壓提昇至+5V.所以,就形成了一個電壓分配器 (voltage divider).而問題是,在提昇電阻使得節點A的電壓高於0.8V 之前,有多少個輸入可以被連接到輸出端?(對於TTL在低電壓時的最高限制為0.8V)而這個問題的答案就是解下圖左側的式子.這個式子解出來N=19.所以,這表示您可以從一個單一的輸出端去驅動另外19個其他邏輯閘的輸入.這是您邏輯閘輸出端所容許最多扇出 (fanout)的數目.如果試著驅動更多的邏輯閘將會導致因為抵觸電子元件的特性而不能正常的運作.(注意,驅動輸入端使其在高電壓式沒問題的,因為提昇電阻會幫助T使得輸出端提h昇為+5V.)五. Circuit Delay驅動其它19個邏輯閘看起來好像是件小事,所以,您也許會覺得扇出(fanout)的數目並不是很重要.然而,仍然還有許多的要素需要去考慮的,其中一項是有關傳送訊號時候的延遲.在電路上的每個節點都有電容(capacitance).在此節點電壓還沒到達+5V或接地值,電容的動作分別地就好像是個即將要被加滿水的一個空水桶,或是要將一個滿水桶慢慢將水倒出來.在XS40或XS95電路板上有您所想要的電容,例如像電源過濾電容(power filtering capacitor).除了電源過濾電容外,當然還有像寄生電容(parasitic capacitance),寄生電容是由電路特性的幾何學與電磁學的基本定理而產生的.而許多的問題往往都是這些寄生電容所導致的.假設,您正嘗試著藉由單一的輸出端將十九個輸入的電壓降到接地值.再假設,每個輸入端的電容值為10pF(10pF=10-13 F).所以,全部就有19X10=190pF的電容值,藉由電阻值為100歐姆的T要將此190pF的電容l充電.要將所有的電容充電完畢,並將所有的輸入端的電壓降成接地值,總共要花100歐姆X190pF=19ns(ns:奈秒,相當於10 -9.這個時間的近似值大約是電壓衰退時間的兩倍到三倍之間,所以這個值是介於38與57ns之間.假設最壞的狀況,讓延遲時間,T為57ns.即五百七d十億分之一秒,也許您可以說這個值小到根本可以不用去理它.然而讓我們去考慮一個200-MHZ的個人電腦.它每計算一個新的指令只需要花 1/(200X106 sec=5ns.所以在這短短的57ns的延遲時間裡面 ,個人電腦就已經可以執行大約13個完全的指令運算.這經驗告訴我們: 對於高速的電路而言,我們必須要限制它們的扇出數量.您不只必須要考慮由扇出數目多寡所造成的延遲時間.而且,邏輯閘本身也具有內建(built-in)的延遲.當邏輯閘的輸入改變時,其相對應的輸出不會立即改變.而這延遲時間主要是由IC內的寄生電容所引起的. 從輸入改變開始計算到輸出也改變為止的這段延遲時間,稱為傳遞延遲 (propagation delay)或是邏輯閘延遲(gate delay).邏輯閘延遲通常有下列兩種型態:tPHL:從輸入改變開始,到輸出從+5V降到接地值為止的延遲時間(傳遞由高電壓->低電壓)tPLH:從輸入改變開始,到輸出從接地值升到+5V為止的延遲時間(傳遞由低電壓->高電壓)通常PHL 與tPLH並沒有太大的不同,所以我們將它們兩個結合起來變成一個單一的邏輯閘延遲參數tpd.在XC95108 CPLD家族晶片裡,tpd的範圍是從7.5ns到20ns, 根據您所使用的晶片價格,一般越快的就越貴.如果是對XC4005XL FPGA 做時脈模擬,就變得比較複雜些,因為延遲時間的長短是依賴在邏輯閘如何地被映射到LUT所決定的.例如,如果有個邏輯閘可以被映射到一個單一的F或G LUT,輸入後只需要1.6ns得延遲時間,就可以在CLB的輸出端得到結果(這是根據XC4005XL FPGA 的時脈規格).但是,如果邏輯函數比較複雜,而且需要用到H LUT去結合F與G LUP的輸出,則傳遞延遲就會增加到2.7ns.綜合這兩個情況的延遲時間,都比XC95108的延遲時間還要少, 這是因為它們忽略了從輸入端經由I/O接腳傳遞到輸出端的延遲.延遲會造成怎樣的後果呢?下圖為一個3位元的漣波進位加法器 (ripple-carry adder)內,指出一條進位訊號的可能路徑.值得注意的是,進位訊號由最低有效位元到最高有效位元一直以漣波方式進位,從這個加法器的每個階段取出兩個邏輯閘延遲來觀察.假設,每個AND-OR 電路是被放置在單一的巨集格裡.因此,對於XC95108 CPLD而言,經過此 3位元加法器的最大延遲為3X20=60ns(但對於XC4005XL FPGA而言為3X2.3=9.6ns).繼而延伸下去,對於32位元的漣波進位加法器,最大的延遲為32X20=640ns(對於XC4005XL FPGA而言為32X4.7=150.4ns).所以 32位元的漣波進位加法器,可以在每秒執行大約1,500,000個加法運算(對於XC4005XL FPGA而言為每秒6,650,000個加法運算).這筆個人電腦的微處理機慢了許多.那麼為什麼電腦的加法器會那麼快呢?其中的一個答案就是使用進位前瞻電路(carry-lookahead circuit). 進位前瞻電路用平行的方式,同時計算數個進位位元.所以之前在漣波加法器的串聯式延遲,在此就可以被省略了.它的方法如下所示:進位前瞻加法器的最大延遲是多少呢?它只需要一個邏輯閘延遲的時間,就能把所有位元的Gi 與Pi同時計算出來. 然後,再兩個邏輯閘延遲的時間,就可以將Ci 的積項之和的等式計算出來(AND閘用去一個邏輯閘延遲時間以及OR閘用去另外一個). 所以,經過三個邏輯閘延遲的時間之後,就能將此加法器最後的進位計算出來.然而,要等全部進位位元相加起來,得到每個加法位元Si才算是完成了整個加法運算.所以,總共要四個邏輯閘延遲的時間,才能完成整個加法運算.假設我們持續地重複之前推倒出來的等式,利用前瞻加法器建構一個 32位元的加法器時,此32位元的進位前瞻加法器所需的最大延遲時間一樣還是只需要四個邏輯閘延遲時間而已.而建構這樣的加法氣又需要多少邏輯閘呢?答案是只需要少數即可.(但是比漣波的方式多)對於進位位元Ci ,一個XOR閘必須用來計算Pi,而在第i+2的AND閘必須與OR閘放在一起.(前題是,您可以找到能夠處理很大數目輸入的AND閘與OR閘.)所以每個進位位元需要i+4個邏輯閘.所以 ,用來處理N位元加法器,所使用到的全部邏輯閘數目是:N(N-1)/2 + 4N底下列出32位元漣波進位加法器和32位元進位前瞻加法器的比較.可以發現,若要速度快,付出的代價就是需要更多更複雜的邏輯閘來換取減少延遲時間.32位元進位前瞻全加器使用了大量的邏輯閘電路,所以進位前瞻全加器通常是使用4或8位元的邏輯單元來完成.每個區塊輸出的進位值再載入到下一個區塊中,然後再將進位前瞻加法器與漣波加法器的設計方法結合起來.如果8位元的進位前瞻加法器被用在32位元的加法器中,則此加法器最大的邏輯閘延遲為:( 32bits / 8bits ) X 3 + 1 = 13 gate delays以及在這加法電路所用到的邏輯閘數目為:( 32 bits / 8bits ) X [ 8 X ( 8 - 1 ) / 2 + 4 X 8 ] gates = 240 gates。