实验6计数器设计
《EDA技术》实验报告
《EDA技术》课程实验报告姓名：学号：班级：同组者：指导教师：信息科学与工程学院2013-2014学年第二学期《EDA技术》课程实验报告学生姓名：所在班级：电信1101班指导教师：老师记分及评价：一、实验名称实验1-3：简单数字电子钟的设计（原理图输入设计方法）二、任务及要求【基本部分】1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。
要求具备使能功能和异步清零功能，设计完成后封装成一个元件。
2、同1，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿真。
要求具备使能功能和异步清零功能，设计完成后封装成一个元件。
3、利用1和2所设计的60进制计数器和24进制计数器元件，采用同步的方式设计一个简单的数字电子钟并进行时序仿真，要求具有时分秒功能显示功能、使能功能和异步清零功能。
【发挥部分】1、思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。
2、如何实现电子钟时分秒连续可调的功能？三、原理图1、如图3.1为24进制计数器原理图，2、如图3.2为60进制计数器的原理图，该图在24进制的基础上进行改进3、如图3.3为电子时钟原理图，4、图3.4a、3.4b分别为24、60进制原理图的封装元件1、g[3..0]OUTPUT s[3..0]OUTPUT图3.1 24进制计数器原理图2、g[3..0]OUTPUT s[3..0]OUTPUT图3.2 60进制原理图3、图3.3 数字电子时钟4、24jinzhi insten clr clk 24co co g[3..0]s[3..0]24jinzhi2insten clr clk 60co co g[3..0]s[3..0]3.4a 24进制原理图封装图 3.4b 60进制原理图封装四、仿真及结果分析1、图4.1 24进制时序仿真图2、图4.2 60进制时序仿真图3、图4.3 电子时钟时序仿真图五、小结在实验中需要注意的是创建的文件名需要和工程名字保持一致，若不一致，在进行功能仿真和时序仿真时会出现错误。
显示计数器的设计实验报告
数字电路与逻辑设计实验报告
（一）实验名称：显示计数器的设计。
（二）实验目的：熟悉同步、异步计数器的工作原理及应用。
掌握任意进制计数器的设计方法。
（三）实验内容：掌握双二-五-十进制计数器74LS390的功能。
利用74LS390设计一个模18的计数器,使用555定时器产生计数脉冲信号，计数结果用数码管显示。
利用示波器观察CP、1QA、1QB、1QC、1QD、2QA的波形，并在报告中绘制。
（四）模拟电路上的运行结果：
（五）心得体会：
此次计数器的有关实验，不仅帮我巩固了计数器相关方面的知识，而且让我懂得和体会到了计数器功能测试的方法，并且也掌握了一些计数器的设计方法。
与此同时，还让我熟悉了同步、异步计数器的工作原理和应用。
虽然刚开始的时候还是遇到了一些难于解决的问题，但最后经过老师的讲解和自己大胆的尝试操作后，最终问题都迎刃而解了。
（六）思考题解答：。
数电 计数器 实验报告
数电计数器实验报告
《数电计数器实验报告》
实验目的：通过实验，掌握计数器的工作原理及其应用。
实验仪器：数电实验箱、示波器、计数器芯片、电源等。
实验原理：计数器是一种能够记录输入脉冲信号次数的电子设备，它能够实现数字信号的计数功能。
在实验中，我们将使用计数器芯片来实现二进制计数器的功能，通过观察输出信号的变化来了解计数器的工作原理。
实验步骤：
1. 将计数器芯片连接到数电实验箱上，并接入示波器以观察输出信号。
2. 将电源接通，调节示波器参数，观察计数器的输出波形。
3. 输入不同的脉冲信号，观察计数器的计数变化。
4. 通过改变输入信号的频率和幅度，观察计数器的响应情况。
实验结果：通过实验观察，我们发现计数器能够准确地记录输入脉冲信号的次数，并且能够按照二进制的方式进行计数。
当输入信号的频率增加时，计数器的计数速度也相应增加，而当输入信号停止时，计数器的计数也停止。
实验结论：计数器是一种非常重要的数字电路元件，它在数字系统中具有广泛的应用。
通过本次实验，我们深入了解了计数器的工作原理及其特性，为今后的数字电路设计和应用打下了坚实的基础。
总结：本次实验通过实际操作，让我们对计数器有了更深入的了解，同时也增强了我们对数字电路的理解和应用能力。
希望通过今后的实验和学习，我们能够更加熟练地掌握数字电路的相关知识，为今后的工程实践打下坚实的基础。
实验6-集成计数器
&
G 10 G 17
& 1K
G3
G7 &
& G 18
1
FF 3 & 1J
C1 R
Q3
D3 G4 &
&
G 11 G 19
& 1K
CT P CT T
& 74160
G 20
CO
实验原理
芯片的应用：用74160组成任意模值计数器：
集成计数器可以加适当反馈电路后构成任意模值M计数器。 任意模值M计数器设计原理： 设：计数器的最大计数模值为M,若要得到一个模值为N(<M) 的计数器，则只要在M进制计数器的顺序计数过程中，设 法跳过（M-N)个状态，只在N个状态循环计数，就可以得 到计数模值不大于M的任意模值计数器。 通常中规模集成计数器都有清零、置数等多个控制端，因此 实现任意M计数的基本方法有两种：清零法和置数法。
实验原理
用74160组成任意模值计数器：
② .置数法:置数法和置零法不同，由于置数操作可以在任意
状态下进行，因此计数器不一定从全0状态开始计数。它 可以通过预置功能使计数器从某个预置状态Si开始计数， 计满N个状态后产生置数信号，使计数器进入预置状态Si， 然后再重复前面过程。 同步预置：置数（/LD)有效信号从Si+N-1状态译出，等下一 个CP到来时，才将预置数置入计数器，计数器在Si、 Si+1、┈Si+N-1共N个状态中循环。 异步预置：置数（/LD)有效信号从Si+N状态译出，当Si+N状 态一出现，置数信号立即就将预置数置入计数器，它不 受CP控制，所以Si+N状态只在极短的瞬间出现。稳定状 态中不包含Si+ N。
实验六Verilog设计分频器计数器电路
实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。
二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。
2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。
3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。
4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。
5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。
三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。
单片机计数器设计
单片机计数器的设计可以根据具体的需求进行灵活的选择。
以下是一个简单的单片机计数器的设计：
确定计数范围：根据需求确定计数器的范围，例如0-99或0-999。
选择计数器类型：根据计数范围选择合适的计数器类型，可以是二进制计数器、十进制计数器或BCD码计数器等。
确定计数方式：确定计数的方式，可以是递增计数、递减计数或双向计数等。
确定计数信号源：确定计数信号的来源，可以是外部信号源或内部时钟信号源。
连接计数器到外设：根据需求将计数器的输出连接到外设，例如LED显示器、数码管或继电器等。
编写计数器程序：使用适当的单片机编程语言编写计数器程序，包括计数器的初始化、计数操作和显示操作等。
测试和调试：在硬件连接完成后，对计数器进行测试和调试，确保计数器功能正常。
以上是一个简单的单片机计数器的设计流程，具体的实施可以根据具体的需求和单片机型号进行调整。
Lab6 使用数据采集设备上的计数器
Lab6使用数据采集设备上的计数器Lab 6.1 简单边沿计数目标：创建对数字边沿计数的VI，对方波脉冲进行计数。
硬件连线：将ELVIS Prototyping Board上FGEN连接至CTR0_SOURCE（这个管脚实际是与数据采集设备的PFI8共用，所以看到的标注是PFI8/CTR0_SOURCE）。
实现：创建如下的VI前面板与程序框图（或直接打开准备好的程序Simple Edge Counting.vi），注意DAQmx Create Virtual Channel.vi的多态选择器应选择计数器输入>>边沿计数。
测试：1. 用ELVIS的FGEN软面板产生一个TTL方波信号作为测试的计数源信号：打开信号发生器（FGEN）软面板，点击方波以产生方波信号，频率设置为1Hz，幅度设置为5V，DC Offset 设置为2.5V，其他参数不变，点击Run按钮运行，如下图所示。
2. 在LabVIEW程序前面板上的计数器通道设置为Dev1/ctr0（如果在MAX中配置的设备名不是“Dev1”，则选择其他相应的设备名），然后运行程序，应该可以观察到前面板计数控件的值每秒钟加1。
3. 可改变FGEN产生的方波信号的频率，观察计数值变化速度的情况。
Lab 3.2 脉冲宽度测量目标：利用ELVIS自带的计数器，通过LabVIEW编程测量单个脉冲的脉宽硬件连线：将ELVIS原型板上的FGEN连接至PFI9/CTR0_GATE实现：创建如下的VI前面板与程序框图（或直接打开准备好的程序Pulse Width Measurement.vi），注意DAQmx创建虚拟通道（DAQmx Create Virtual Channel.vi）的多态选择器应选择计数器输入»脉冲宽度，DAQmx读取（DAQmx Read.vi）的多态VI 选择器中选择计数器»单采样»DBL，以实现读取一个双精度浮点数作为测量的脉冲宽度。
实验_六计数、译码和显示电路(Y)
十进制计数器 CT74LS160(162)与二进制计数器 74LS161(163) 比较
Q0
Q1
Q2
Q3
Q0
Q1
Q2
Q3
CP
CTT CTT CTP CT74LS161 CO CTP CT74LS160 CO CT74LS163 CT74LS162 (162)与 CR LD D0 D1 D2 D3 D3 CP CR LD D0 D1 D2CT74LS160 CT74LS161(163)有何不同？ CR LD
0 1 2 3 4 5 6 7 8 9 10
也可取 D3 D2 D1 D0 = 0011 LD = CO CO = Q3 Q0
方案 2：用 “160” 的后七个状态 0011 ~ 1001实现七进制计数。
取 D3 D2 D1 D0 = 0011 ，LD = CO
1 CP
CTT Q0 Q1 Q2 Q3 CTP CT74LS160 CO
00 0 0
01 0
Z
11 0 0
10 1
Q3 Q2 Q1
n +1 n +1 n +1
= Q 2n
= Q 1n = Q 3n
即:
Q3n+1(010)=1， Q3n+1(101)=0
Q2n+1(010)=0 ， Q2n+1(101)=1 Q1n+1(010)=1 ， Q1n+1(101)=0
010 101
Z = Q 3n Q 2n 自启动失败, 改变 Q1:
Q1
n +1
n n = Q3n + Q2 Q1
010
101
这样:Q1n+1(010)=1， Q1n+1(101)=1 明显的, 能够自启动
实验六 任意进制计数器的构成
实验六任意进制计数器的构成设计性实验一、实验目的1、学习用集成触发器构成计数器的方法；2、掌握中规模集成计数器的使用及功能测试方法；3、运用集成计数计构成N分频器，了解计数计的分频作用。
二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、用D触发器构成异步二进制加／减计数器图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。
图6－1 四位二进制异步加法计数器若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。
图中LD—置数端CP U—加计数端CP D—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q 0、Q 1、Q 2、Q 3 —数据输出端 CR图6－2 CC40192引脚排列及逻辑符号CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下：当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。
当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
74138的实验报告
(7) 学习定时分析工具的使用方法。
74138 的实验报告数字系统设计综合实验报告 数字系统设计综合实验报告 实验名称 :1 、加法器设计2、编码器设计3、译码器设计4、数据选择器设计5、计数器设计 6、累加器设计 7、交通灯控制器设计班级: 姓名: 学号: 指导老师 :实验 1 加法器设计掌握用 Verilog HDL 语言设计多位加法器的方法。
(6) 学习运用波形仿真验证程序的正确性。
1) 实验目的(1) 复习加法器的分类及工作原理。
(2) 掌握用图形法设计半加器的方法。
(3) 掌握用元件例化法设计全加器的方法。
(4) 掌握用元件例化法设计多位加法器的方法。
(5)2) 实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。
目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。
加法器可分为1 位加法器和多位加法器两大类。
1 位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
(1) 半加器如果不考虑来自低位的进位而将两个1 位二进制数相加，称半加。
实现半加运算的电路则称为半加器。
若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到。
(2) 全加器在将两个1 位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。
实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向咼位的进位。
则由二进制加法运算规则可以得到3)(1)(2)(3) 实验内容及步骤用图形法设计半加器，仿真设计结果。
用原件例化的方法设计全加器，仿真设计结果用原件例化的方法设计一个4 为二进制加法器，仿真设计结果，进行定时分析。
(4) 用Verilog HDL 语言设计一个4 为二进制加法器，仿真设计结果，进行定时分析。
(完整word版)数电课设6进制计数器
1）a。确定触发器的数目
电路状态数量M=6，代入 ，计算得n=3，电路需要3个触发器。
b.电路状态编码
电路状态 ~ 用两个触发器的状态组合 来表示，取 ～的编码为111，110,100,101,001,000.
(2）选定触发器，求出电路状态方程、输出方程和驱动方程
a．确定触发器类型，JK触发器。
×ቤተ መጻሕፍቲ ባይዱ
1
0
1
1
1
图1。6 Q2n+1的卡诺图
Qn1Q0n
Q2n
00
01
11
10
0
1
0
×
×
1
0
0
1
0
图1.7 Q1n+1的卡诺图
Qn1Q0n
Q2n
00
01
11
10
0
1
0
×
×
1
1
0
0
1
图1.8 Q0n+1的卡诺图
由卡诺图得出的状态方程
由状态得出的驱动方程
经检查无效状态010和011不能构成循环即能自启动。
2.1.6设计的逻辑电路图
图1.9逻辑连接图
图2。0 实验仿真结果
2.1.7 实验仪器
（1）数字原理实验系统一台
（2）集成电路芯片 74LS08两片.74LS112三片
2.1.8实验结论
经过实验可知，满足时序图的变化，且可以进行自启动。实验中的碰到的小问题告诉我们,学习和理解理论知识会使实验设计更合理。设计要尽可能简单明了且能说明问题,实验前应确保芯片可以正常使用,检查导线好坏，避免导线内部断裂造成实验失败。实验过程中所用芯片引脚较多，要细心认真。
电路设计中的计数器设计计数器设计的原理和应用
电路设计中的计数器设计计数器设计的原理和应用电路设计中的计数器设计电路设计是电子工程领域的重要内容之一，而计数器设计是电路设计中的一个重要部分。
计数器是一种电子数字逻辑电路，用于计算和表示输入信号的脉冲数目。
本文将介绍计数器设计的原理和应用。
一、计数器设计原理计数器是由多个触发器和逻辑门组成的电路，其原理基于时钟信号和触发器的触发特性。
主要包括同步计数器和异步计数器两种类型。
1. 同步计数器同步计数器是最基本的计数器类型，其触发器的时钟输入相同，所以称为同步计数器。
同步计数器的触发器通过逻辑门进行级联，触发器的输出连接到下一级触发器的时钟输入。
当时钟信号上升沿来临时，触发器开始计数，输出信号依次递增。
2. 异步计数器异步计数器是一种常用的计数器类型，其触发器的时钟输入不同，所以称为异步计数器。
异步计数器可以通过D触发器和JK触发器实现。
当输入脉冲到达时，触发器根据特定触发条件改变状态，从而实现计数。
二、计数器设计应用计数器设计广泛应用于数字电子技术和计算机领域，为各种设备和系统提供计数功能。
1. 时序控制计数器设计可用于时序控制电路，如时钟分频器、计时器和计数器等。
通过设置计数器的初始值和计数规模，可以实现精确的时间控制和计时功能。
2. 数据存储计数器设计可用于数据存储电路，如寄存器和存储芯片等。
通过计数器可以实现数据的读写和存储，并在需要时可以进行清零或重置操作。
3. 频率测量计数器设计可用于频率测量电路，通过计数器可以统计输入脉冲的个数，从而计算出输入信号的频率。
这在通信、仪器仪表等领域都具有广泛应用。
4. 数字显示计数器设计可用于数字显示电路，如数码管和计数显示器等。
通过计数器可以实现数字的动态显示，展示各种数字和字符。
5. 逻辑运算计数器设计可用于逻辑运算电路，如加法器和减法器等。
通过计数器可以实现对数字的加减运算，并将结果输出。
综上所述，计数器设计在电路设计中起着重要作用。
无论是时序控制、数据存储、频率测量、数字显示还是逻辑运算，计数器都可以满足不同的应用需求。
实验6-可编程计数定时器8254的使用
四实验原理8254是一种可编程的定时器计数器芯片它具有3个独立的16位计数器通道每个计数器都可以按照二进制或二十进制计数每个计数器都有6种工作方式计数频率可高达24mhz芯片所有的输入输出都与ttl兼容
实验5 可编程计数/定时器8254的使用
一、实验目的
掌握8254定时／计数器的编程方法 学习8254的几种工作方式的使用。
（2）编写8254的初始化程序。 （3）观察发光二极管，用示波器可看到输出的方波。
2021/6/3
5
六、实验问题
如果计数初值为0，会有什么 现象？为什么？
2021/6/3
6
部分资料从网络收集整 理而来，供大家参考，
感谢您的关注！
2021/6/3
2
该实验的实验原理图如下图所示。
2021/6/3
3
五、实验步骤
(1) 实验连线 实验连线如下图所示：
2LKn ( n为1或2)连到8254模块 的CLK0。 ➢8254模块选通线CS连到PC104总线接口模块的IOY0。 ➢8254模块GATE0接电源+5V；OUT0接发光二极管L1。 ➢该模块的WR、RD分别连到PC104总线接口模块的IOWR、 IORD。 ➢该模块的数据（AD0～AD7）、地址线（A0～A7）分别 连到PC104总线接口模块的数据（D0～D7）、地址线 （A0～A7）。
实验六：外部脉冲计数
实验六：外部脉冲计数一、任务目标：1、掌握定数计数器对外部脉冲计数的程序设计；2、进一步掌握定时计数器程序设计的基本要求；3、进一步理解中断入口地址的概念；4、进一步熟练流水灯及闪烁程序的编写。
二、任务要求：按键K接P3、4，即作为T0的外部计数脉冲输入，每按一次键，输入一个技术脉冲，要求：按键按下4次则与P1口相连的闪烁6次，闪烁要求亮1S，暗0、5S。
三、源程序：ORG 000HAJMP STARTORG 000BHAJMP WHXORG 0030HSTART: MOV TMOD,#06HMOV TH0,#0FCHMOV TL0,#0FCHSETB EASETB ET0SETB TR0SJMP $WHX: MOV R7,#6LOOP: CLR AMOV P1,AACALL DELAYMOV A,#0FFHMOV P1,AACALL DELAYDJNZ R7,LOOPRETIDELAY: M OV R5,#10D0: MOV R4,#250D1: MOV R6,#100D2: DJNZ R6,D2DJNZ R4,D1DJNZ R5,D0RETEND四：实验中遇到的问题及解决方法：1中断的影响？主程序结束的地方用原定等待指令，还有子程序的反回问题，用RETI..2.选用定时计数方式和重赋初值的问题？中断的影响？主程序结束的地方用原定等待指令，还有子程序的反回问题，用RETI..我们可以选择方式2，但是这种方式有一个不一样的特点就是它有初值重装的有点，所以在子程序中不需要对它进行初值的重装，同时注意方式2的TL0和TH0是相互独立的：TL0是助威8位的计数器，TX0是初值寄存器。
所以初始化要给他们赋相同的值。
3.中断的影响？主程序结束的地方用原定等待指令，还有子程序的反回问题，用RETI..4.题目要求按键按下4次则与P1口相连的闪烁6次，闪烁要求亮1S，暗0、5S，所以对于延时子程序的编写怎么弄？我们可以将延时子程序弄成0.5s，那么LED亮的时间我们就可以两次调用延时子程序。
实验6：8253定时器∕计数器应用
8253定时器/计数器应用一、实验目的1．掌握8253定时/计数器的工作原理、工作方式及应用编程。
2．掌握8253的典型应用电路的接法。
二、实验设备PC 机一台，TD-PITE 实验教学系统一台。
三、实验原理实验系统中安装的为8254(8253的改进型)共有三个独立的定时/计数器，其中0号和1号定时/计数器开放供实验使用，2号定时/计数器为串行通信单元提供收发时钟信号。
定时/计数器0的GATE 信号连接好了上拉电阻，若不对GA TE 信号进行控制，可以在实验中不连接此信号。
四、实验内容计数应用实验：使用单次脉冲模拟计数，使每当按动“KK1+”5次后，产生一次计数中断，并在显示器上显示一个字符“M”。
初始化设置：8254的计数器0、计数器1、计数器2、控制口地址分别为06C0H 、06C2H 、06C4H 、06C6H ；选择计数器0，仅用低8位计数，方式0，二进制计数；8259的地址为20H 、21H ，边沿触发，IR7对应的中断类型码为0FH ，一般全嵌套方式，非缓冲方式，非自动结束。
五、实验步骤（实验报告中要详细写出你自己的实验步骤）计数应用实验步骤：（1）按图1连接实验线路。
（2）编写实验程序，对实验程序进行编译、链接无误后，加载到实验系统。
（3）执行程序。
并按动单次脉冲输入KK1+，观察程序执行结果。
（4）改变程序中的定时/计数值，验证8253的定时/计数功能。
思考题1．执行实验步骤（3）时，程序的执行结果和按动KK1+的速度有关吗？2．如果将图1中OUT0连接到系统总线的MIR6引脚，如何修改程序，使其仍能正常 4.7K图1 8253计数应用实验VCC · · XA1 XA2 系统 XD0· 总 ·XD7 线IOW# IOR# IOY3 MIR7 A0 A1 GATE0 D0 8254 · 单元 · D7 CLK0 WR RD CS OUT0 KK1+单次 脉冲单元计数？3．如果将图1中OUT0连接到系统总线的SIR1引脚，如何修改程序，使其仍能正常计数？提示：主片8259的地址为20H、21H，从片8259的地址为A0H、A1H，从片的INT 连接到主片的IR2引脚上，构成两片8259的级联。
计数器实验原理
计数器实验原理
计数器实验的原理是基于电子数字技术实现的。
它通过将输入的电信号进行计数，并根据给定的规则输出相应的计数结果。
计数器的工作原理通常利用触发器和逻辑门电路来实现。
触发器是一种能够存储和传递信息的电子器件。
计数器中使用的触发器被称为“触发型计数器”，它能够周期性地切换输出状态，从而实现计数功能。
计数器通常有一个输入端，称为时钟输入。
时钟输入接收外部的时钟信号，根据时钟信号的变化来切换触发器的状态。
当时钟信号的边沿（上升沿或下降沿）到来时，触发器的状态会发生变化。
计数器一般有几个输出端，每个输出端对应一个计数值。
当时钟信号到来时，计数器根据规定的计数规则改变输出的计数值。
不同类型的计数器有不同的计数规则，常见的有二进制计数器、十进制计数器和BCD码计数器等。
计数器可以实现多种功能，如正向计数、负向计数、加法计数、减法计数、循环计数等。
通过不同的触发器和逻辑门的组合，可以实现各种复杂的计数功能。
计数器广泛应用于各个领域，如计算机、通信、测量等。
它们能够对事件、信号、数据等进行计数和统计，提供了有效的计数和计量手段。
6时序电路设计
实验二十计数器一实验目的1、设计一个带使能输入、进位输出及同步清0的增1十进制计数器，波形图见图20-12、设计一个带使能输入及同步清0的增1计数器，波形图见图20-23、设计一个带使能输入及同步清0的增1/减1的8位计数器4、设计一个带使能输入及同步清0的并行加载通用（带有类属参数）增1/减1计数器二实验内容图20-1 计数器1波形图图20-2 计数器2波形图在用VHDL语言描述一个计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。
假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为‘1’时，计数器的下一状态将自动变成‘0’。
举例来说，假定计数器的值到达“111”是将停止，则在增1之前必须测试计数器的值。
如果计数器被说明为整数类型，则必须有上限值测试。
否则，在计数顺值等于7，并且要执行增1操作时，模拟器将指出此时有错误发生。
下面的例子是一个3位增1/减1计数器：当输入信号UP等于1 时计数器增1；当输入信号UP等于0时计数器减1。
Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity up_down isPort(clk,rst,en,up: in std_logic;Sum: out std_logic_vector(2 downto 0);Cout: out std_logic);End;Architecture a of up_down isSignal count: std_logic_vector(2 downto 0);BeginProcess(clk,rst)BeginIf rst=’0’ thenCount<=(others=>’0’);Elsif rising_edge(clk) thenIf en=’1’ thenCase up isWhen ‘1’ => count<=count+1;When others =>count<=count-1;End case;End if;End if;End process;Sum<=count;Cout <=’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’;End;参考以上实例完成实验目的中所要求的4个计数器的设计。
完成6进制递增计数器的状态转换组合逻辑的设计。
完成6进制递增计数器的状态转换组合逻辑的设计。
首先，我们需要确定6进制的递增计数器有多少个状态。
对于6进制的计数器，一共有6个不同的数字，分别是0、1、2、3、4、5。
那么对于每一位的状态，就有6个可能的取值。
由于递增计数器的状态是逐次递增的，所以从0开始递增到最大值后会重置为0，因此每一位的状态的个数是6个。
假设我们有一个6进制递增计数器，它有3个位数（分别是百位、十位和个位）。
首先，我们需要确定每个位的状态转换规律。
对于个位来说，它的状态变化是从0递增到5，然后再从5回到0。
因此，个位状态的组合规律是：0→1→2→3→4→5→0。
同理，十位和百位的状态变化规律也是如此。
接下来，我们需要确定每个位的输出和输入。
对于个位来说，它的输出是当前的状态值，也就是个位的状态值。
而输入是来自上一位的进位信号。
对于十位来说，它的输出也是当前的状态值，即十位的状态值。
而输入是来自个位的进位信号。
对于百位来说，它的输出也是当前的状态值，即百位的状态值。
而输入是来自十位的进位信号。
总结起来，对于每个位来说，它的输出是当前的状态值，而输入是来自上一位的进位信号。
根据以上分析，我们可以设计6进制递增计数器的状态转换组合逻辑如下：1. 对于个位，状态转换规律：0→1→2→3→4→5→0。
输出是当前的状态值，输入是来自上一位的进位信号。
2. 对于十位，状态转换规律：0→1→2→3→4→5→0。
输出是当前的状态值，输入是来自个位的进位信号。
3. 对于百位，状态转换规律：0→1→2→3→4→5→0。
输出是当前的状态值，输入是来自十位的进位信号。
这样，我们就设计出了6进制递增计数器的状态转换组合逻辑。
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实验六计数器实验
一、实验目的：
要求从脉冲SP输入方波脉冲，每输入一次，用T0的计数方式计数加1，显示在串行LED上。
二、实验步骤：
1、SP引脚和P3.4引脚相连
2、P3.0（RXD）连到数码管显示DATA插孔
3、P3.1用连到数码管显示区CLK插孔
每按脉冲键一次，产生T0脉冲计数TL0自动加1，并显示
三、分析：
1、采用T0：计数器方式、方式1（16位计数）
2、从TH0=00、TL0=00开始计数，计一个数调用显示程序显示一
次。
记到00~99，所以只需要用TL0就可以了，TH0可以不赋初值不使用。
3、只要启动计数之后，TL0的数值在有按键按下的情况下是自动
加1的。
所以需要大家做的两部分：定时器初始化、循环检测TL0的数值并调用显示程序
4、显示程序的调用方法：将要显示的数值放入R3，然后
LCALL DISP
程序总
CONT:MOV TMOD,#05H
MOV TH0,#00H
MOV TL0,#00H
SETB TR0
CONT1: MOV R3,TL0
LCALL DISP
LJMP CONT1
DISP: MOV A,R3
MOV R0,A
ANL A,#0FH
LP: MOV DPTR,#TAB MOVC A,@A+DPTR MOV SBUF,A
MOV R7,#0FH
H55S: DJNZ R7,H55S MOV A,R0
SWAP A ANL A,#0FH
MOVC A,@A+DPTR
MOV SBUF,A
MOV R7,#0FH
H55S1: DJNZ R7,H55S1
LCALL DELAY
RET
DELAY:MOV R6,#0FFh
DELY2:MOV R7,#0FFh
DELY1:DJNZ R7,DELY1
DJNZ R6,DELY2
RET
TAB:DB
0fch,60h,0dah,0f2h,66h,0b6h ,0beh,0e0h
DB
0feh,0f6h,0eeh,3eh,9ch,7ah, 9eh,8eh
END。