数字电子技术习题解答

数字电子技术习题解答

一、化简下列逻辑函数，并画出F1的无竞争冒险的与非—与非逻辑电路；画出

F2的最简与或非逻辑电路。（每题8分，共16分）

1. F1=B C A B A B C B A +++

2. F2(A,B,C,D)=Σm （2，3，6，10，14）+Σd （5，9，11） 解：1、F1=BC ’+A(B ’+C ’)=((BC ’+AB ’+AC ’)’)’=((AB ’.)’(BC ’)’(.AC ’)’)’

由卡诺图可知化简后的表达式不存在竞争冒险。图略

2、F2=((B ’C+CD ’)’)’

二、如图2.1所示电路为TTL 电路，输入分别是A ，B ，C 。试根据其输入的波形，

画出对应的输出Y1，Y2的波形（忽略门的延迟时间）。

图 2.1

解：对于Y1来说，由于电阻R1太大信号无法正确传输，故A 恒等于1，而R2、R3对信号的传输没有影响，所以Y1=BC ；对于Y2来说，当C=1时，三态门处于高阻态，这时Y2=A ’，当C=0时，三态门处于“0”、“1”逻辑状态，这时Y2=（AB ’）’。根据以上分析画Y1、Y2的波形于上图。

三、试设计一个按8421BCD 码计数的同步七进制加法计数器，由零开始计数。

00 01 11 10

00011110A B

C A B C Y1 Y2

1. 用JK 触发器实现; （10分）

2. 用1片同步十进制计数器74LS160及最少的门电路实现.74LS160功能表

及逻辑符号如图3所示。（10分）

图3

解：1、根据题给8421BCD 码加法计数器要求，得状态转换表：

将状态方程与JK 触发器的特性方程比较，得驱动方程： J 2= Q 0Q 1 ，K 2=Q 1 J 1= Q'0Q ’2，K 1=Q ’0 J 0=(Q 1Q 2)’, K 0=1 输出方程：C=Q 1Q 2 图略，

由设计过程可知任意态111将进入000，故电路可自启动。 2、略。

四、 设计一多数表决电路。要求A 、B 、C 三人中只要有两人以上同意，则决

议就通过。但A 还有决定权，即只要A 同意，即使其他人不同意也能通过。 （每小题5分，共15分）

1. 列出真值表并写出逻辑函数;

2. 化简逻辑函数,用与非门实现设计并画出电路图;

3. 用MUX 74LS153实现设计并画出电路图。74LS153的功能表及逻辑符号如图5所示。

MUX74LS153功能表 次态卡诺图：

Q*2=Q ’1Q 2+Q 0Q 1Q ’2

Q*1=Q 0Q ’1+Q'0Q ’2 Q 1 Q*0=Q ’1Q ’0+Q ’2 Q ’0=( Q ’1+Q ’2 )Q ’0

五、NE555，74LS160分别是555定时器和同步十进制计数器芯片。试用NE555

构成一个多谐振荡器（要求画出振荡器电路,占空比设为0.5）；若振荡频率f=150kHz，试用74LS160产生频率为1.2kHz的方波。（20分）

解：假设取C=1000PF，R1=R2，则可算得：

f=1/T=1/0.7（2RC）=150kHz

R1=R2=4.7KΩ

图多谐振荡器

计数器模为：N=150/1.2=125

CP

六、TTL三态与非门组成的逻辑电路如图6所示，其中C’为控制端，试分析

C ’=0和C ’=1时电路的输出量L 与输入A 、B 之间的逻辑关系。

解：C ’=0时，G 2处于高阻态，G 1为工作态，输出量L=(A ’B ’)’； C ’=1时，G 1处于高阻态，G 2为工作态，输出量L=(AB)’

七、 试设计一个密码锁控制电路。电路要求有两路输出信号，一路为开锁信

号Y 0，一路为报警信号输出Y 1,输出均设定为低电平有效。电路输入设一启动开关S,当启动开关断开（S=0）时，禁止开锁，开关闭合（S=1）时，才允许开锁。在启动状态下,输入密码ABCD=1010,开锁信号Y 0=0,表示锁已打开，其他输入状态Y 0=1，且报警信号Y 1=0,表示报警。要求用TTL 与非门实现设计。

解：设定输入数码用ABCD （题目已给定）表示，输入“1”时用原变量表示，输入为“0”时用反变量表示；开锁控制开关用S 表示，开关断开为低电平，即逻辑“0”，开关闭合为高电平，逻辑“1”；输出开锁信号用Y 0表示，且规定Y 0=0表示已开锁，报警信号输出用Y 1表示，且规定Y 1=0有报警。根据以上规定可列

A ’

B ’ 由真值表得逻辑表达式： 开锁信号：Y 0=（S （AB ’CD ’）’ 报警信号：Y 1=(S(AB ’CD ’)’)’ A

B C D

八、 试用3-8线译码器和两个与非门设计一位全加器。一位全加器有被加数

A 、加数

B 和低位来的进位数

C -1三个输入信号，两个输出信号：和数S 以及向高位的进位C 。

解：设全加器的被加数为A ，加数为B ，低位来的进位数为C -1，和为S ，向高位

九、下图b 是用四位同步二进制加法计数器74LS161构成的一个N 进制计数器。试分析电路为几进制计数器，若输入时钟频率为100KHz ，进位输出端C O 的脉冲频率为多少？（提示：74LS161的逻辑符号给出如图a ，74LS161的功能表如表1所示）。

表1 74LS161功能表

解：图b 所示计数器为N=3×16+2=50进制计数器，进位输出端C O 的频率为

图a

O

由真值表可得和和进位的逻辑函数如下：

S （A ，B ，C -1）=∑m （1，2，4，7） C （A ，B ，C -1）=∑m （3，5，6，7）