一种高速LVDS驱动电路的设计
LVDS原理及设计指南
LVDS原理及设计指南LVDS全称为低压差分信号(Low Voltage Differential Signaling)，是一种高速串行接口技术，广泛应用于电子设备中进行高速数据传输。
LVDS主要通过两对差分信号进行数据传输，其中一对信号传输高电平信号，另一对信号传输低电平信号，通过差分运算来提高抗干扰能力和抗噪声能力，以实现高质量的数据传输。
LVDS的工作原理如下：1.发送端：将输入信号通过电流驱动压缩成低压差分信号，并通过双绞线传输给接收端。
2.传输线路：使用双绞线进行数据传输，利用差分运算来抵消传输线上的共模噪声和反射噪声。
3.接收端：对接收到的低压差分信号进行解码，还原成原始的输入信号。
设计LVDS接口时需要注意以下几点：1.信号线路的设计：为了保证信号的完整性和稳定性，需要控制信号线的阻抗匹配，减小信号线的长度和延迟，并避免信号线与高频噪声信号线的交叉和平行布线。
2.布线和PCB设计：保持信号线的长度均匀，并尽量使用同一层或相邻层进行差分信号线布线，以减小信号线之间的不平衡和串扰。
3.电源和接地：为了提供噪声的抑制和信号的稳定性，需要使用低噪声电源和低阻抗接地。
4.EMI抑制：由于LVDS接口传输速率高，会引起较大的电磁辐射干扰，因此需要在设计中加入适当的EMI抑制措施，如电磁屏蔽、地线设计和滤波器等。
5.信号匹配：为了保证所发送信号的完整性和稳定性，需要将发送端与接收端之间的差分阻抗匹配，以最大限度地减小信号反射和串扰。
总之，LVDS是一种高速串行接口技术，通过差分运算进行数据传输，具有抗噪声和抗干扰能力强的特点。
在设计LVDS接口时需注意信号线路的设计、布线和PCB设计、电源和接地、EMI抑制以及信号匹配等方面，以保证高质量的数据传输。
高速转换器的lvds,cml,coms数字输出的分析和对比
高速转换器的lvds,cml,coms数字输出的分析和对比
设计人员有各种模数转换器(ADC)可以选择，数字数据输出类型是选择过程中需要考虑的一项重要参数。
目前，高速转换器三种最常用的数字输出是互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流模式逻辑(CML)。
ADC中每种数字输出类型都各有优劣，设计人员应根据特定应用仔细考虑。
这些因素取决于ADC的采样速率和分辨率、输出数据速率、系统设计的电源要求，以及其他因素。
本文将讨论每种输出类型的电气规格，及其适合特定应用的具体特点。
我们将从物理实现、效率以及最适合每种类型的应用这些方面来对比这些不同类型的输出。
CMOS数字输出驱动器
在采样速率小于200 MSPS的ADC中，CMOS是很常见的数字输出。
典型的CMOS驱动器由两个晶体管(一个NMOS和一个PMOS)组成，连接在电源(VDD)和地之间，如图1a所示。
这种结构会导致输出反转，因此，可以采用图1b所示的背对背结构作为替代方法，避免输出反转。
输出为低阻抗时，CMOS输出驱动器的输入为高阻抗。
在驱动器的输入端，由于栅极与导电材料之间经栅极氧化层隔离，两个CMOS晶体管的栅极阻抗极高。
输入端阻抗范围可达k至M级。
在驱动器输出端，阻抗由漏电流ID控制，该电流通常较小。
此时，阻抗通常小于几百。
CMOS的电平摆幅大约在VDD和地之间，因此可能会很大，具体取决于VDD幅度。
基于CRC校验的高速长线LVDS传输设计
基于CRC校验的高速长线LVDS传输设计李辉景;王淑琴;任勇峰;甄国涌;焦新泉【摘要】In view of the low reliability in the high-speed and long distance data transmission,put forward a new de⁃sign is put forward for reliablehigh-speed and long-term LVDS data transmission system with CRC checksum. This design uses LVDS as high speed data transmission interface,joins the equalization circuit compensating losing of data remote transmission in hardware circuit design and adds the CRC error detection code and the feedback error correction mechanism(ARQ)improving the reliability of data transmission in logic design. In order to reduce loss ofthe data bandwidth in the transmission system,optimize the old ARQ working,ensure the high speed data transmis⁃sion. After testing,the system work stable,and serial data of the rate of 400 Mbit/s can realize zero transmission er⁃ror rate in the 40 m transmission line consisting of four 10 m shielded twisted pairs.%针对数据在高速远距离传输中存在可靠性低的问题，提出了一种带CRC校验的高速长线LVDS数据传输系统设计。
（Xilinx）FPGA中LVDS差分高速传输的实现
（Xilinx）FPGA中LVDS差分高速传输的实现低压差分传送技术是基于低压差分信号(Low Volt-agc Differential signalin g)的传送技术，从一个电路板系统内的高速信号传送到不同电路系统之间的快速数据传送都可以应用低压差分传送技术来实现，其应用正变得越来越重要。
低压差分信号相对于单端的传送具有较高的噪声抑制功能，其较低的电压摆幅允许差分对线具有较高的数据传输速率，消耗较小的功率以及产生更低的电磁辐射。
LVDS：Low Voltage Differential Signaling，低电压差分信号。
LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。
LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
差分信号抗噪特性从差分信号传输线路上可以看出，若是理想状况，线路没有干扰时，在发送侧，可以形象理解为：IN= IN+ —IN-在接收侧，可以理解为：IN+ —IN- =OUT所以：OUT = IN在实际线路传输中，线路存在干扰，并且同时出现在差分线对上，在发送侧，仍然是：IN = IN+ —IN-线路传输干扰同时存在于差分对上，假设干扰为q，则接收则：(IN+ + q) —(IN- + q) = IN+ —IN- = OUT 所以：OUT = IN噪声被抑止掉。
上述可以形象理解差分方式抑止噪声的能力。
From: 美国国家半导体的《LVDS用户手册》P9FPGA中的差分管脚为了适用于高速通讯的场合，现在的FPGA都提供了数目众多的LVDS接口。
如Spartan-3E系列FPGA提供了下列差分标准：LVDSBus LVDSmini-LVDSRSDSDifferential HSTL (1.8V, Types I and III)Differential SSTL (2.5V and 1.8V, Type I)2.5V LVPECL inputs所拥有的差分I/O管脚数目如下From:Spartan-3E FPGA Family:Complete Data Sheet p5I/O管脚的命名方式：From:Spartan-3E FPGA Family:Complete Data Sheet p164From:Spartan-3E FPGA Family:Complete Data Sheet p18 Spartan-3E系列FPGA器件差分I/O接口输入工作的特性参数:From:Spartan-3E FPGA Family:Complete Data Sheet p126 Spartan-3E系列FPGA器件差分I/O接口输出工作的特性参数:From:Spartan-3E FPGA Family:Complete Data Sheet p127Xilinx公司差分原语的使用（原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C+ +中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。
LVDS信号原理和设计 信号介绍传输组成 技术在数字视频传输系统中的应用
LVDS信号原理和设计：LVDS信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。
差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号。
LVDS信号介绍：LVDS：Low V oltage Differential Signaling，低电压差分信号。
LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。
LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
IEEE在两个标准中对LVDS信号进行了定义。
ANSI/TIA/EIA-644中，推荐最大速率为655Mbps，理论极限速率为1.923Mbps。
LVDS信号传输组成：LVDS信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。
差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号。
通常由一个IC来完成，如：DS90C031差分信号接收器：将平衡传输的LVDS信号转换成非平衡传输的TTL信号。
通常由一个IC来完成，如：DS90C032差分信号互联器：包括联接线（电缆或者PCB走线），终端匹配电阻。
按照IEEE规定，电阻为100欧。
我们通常选择为100，120欧。
LVDS信号电平特性：LVDS物理接口使用1.2V偏置电压作为基准，提供大约400mV摆幅。
LVDS驱动器由一个驱动差分线对的电流源组成（通常电流为3.5mA），LVDS 接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV 的电压。
电流源为恒流特性，终端电阻在100――120欧姆之间，则电压摆动幅度为：3.5mA * 100 = 350mV ；3.5mA * 120 = 420mV 。
由逻辑“0”电平变化到逻辑“1”电平是需要时间的。
由于LVDS信号物理电平变化在0。
基于CPLD的LVDS数据传输系统的设计与研究
传输过程 中可能会出现短 时间 （ 小于 ５ ） ）的失锁 ，所 （ Ｓ Ｘ 以本 方案 中特 地 引入了 ＦＦ ＩＯ芯 片 ＩＴ ２ ２ １ Ｄ ７Ｖ ４ ，从 存储器 读取的数据先写入 Ｆ Ｏ，在确认 系统同步的情况下 ，再将 Ｉ Ｆ ＦＦ ＩＯ中数据读 出赋给 串化器。从而确保数据 的有效性 ，且 保证 了数 据高速 传输 的不 间断 性。可 见，在 发送模 块 中， 通过 Ｃ Ｌ Ｐ Ｄ控制 ＦＦ ＩＯ芯片 的读 写操作 是实现 Ｌ Ｓ高速 ＶＤ 传输且不丢失有效数据的关键。
４ 仿 真结果
ｄ ｖ ｓ ｄｈｇ — ｐ ｅ ｄ ｐｉｅｅ ｕ ｉ ｒｆｒ ｅｂ ｓｄｔａ ｓ ｓｏ ｓｅ ｔｅｉｔ ｄ ｃｉｎｏ ｉ Ｉ Ｏ （ＩＯ）ａ ａｄ ｔ ｉ ａ ｒ ｅ ｉｈ ｓｅ ｄａａ ｔ ｑ ａ ｚ ａｅ ｎｍｉ ｉｎｓ ｔｍ，ｈ ｎｒ ｕ ｔ ｆ ｈｐＦＦ Ｆ Ｆ ｎ ｖ ｌ ｅ ｏｔ ｈ ｒ ｓ ｙ ｏ ｏ ｃ ｓ ａａ
ＮＵＣ．Ｔａ ｕ ｎ０ ０ ５ ，Ｃ ｉａ ｉ ａ ３ ０ １ ｈｎ ） ｙ
Ａｂ ｔ ａ ｔ Ｉ ｒ ｅ ｏ ｓ ｌ ｅ ｔ ｅ ｈ ｇ －ｓ ｅ ｄ ｓ ｎ ｌ ｒ ｃ ｓｉ ｇ ａ ｄ ｔ ｎ ｍ ｓ ｏ ｏ ｔ ｎ ｃ ｓｉ ａａｔａ ｓ ｒｓ ｅ ｄ ｄｓ ｎ ｅ ｓｒ ｃ ： ｎ ｏ ｄ ｒｔ ｏｖ ｈ ｉｈ — ｅ ｉ ａ ｏ ｅｓ ｎ ａ ｓ ｓ ｎ ｂ ｔ ｅ ｅ ｋ ｎ ｄ ｔ ｒ ｆ ｐ ｅ ｉ ａ ｃ ｐ ｇ ｐ ｎ ｒ ｉ ｉ ｌ ｎ ｅ ｔ ｐ ｏ ｌｍｓ ａ ＣＰ Ｄ — ａｅ ｉ ｈ ｓ ｅ ｄ Ｌ ｒｂｅ ， Ｌ ｂ ｓ ｄ ｈ ｇ — ｐ ｅ ＶＤＳ ｂ ｓｄ ｔ ｒｎ ｆｒｓ ｓｅ ｉ ｄ ｓ ｎ ｄ ｏ ｓｒ ｃｅ ｉ ｄ ｏ ＶＤＳ ｃ ｉ ｓ ｕ ａ ａ ｔ ｓｅ ｙ ｔｍ ｓ ｅｉ ｅ ，ｃ ｎ ｔｕ ｔ ｄ ａｋ ｎ ｆＬ ａ ｇ ｈｐ
LVDS电路的仿真与设计
引言：随着电子设计技术的不断进步，要求更高速率信号的互连。
在传统并行同步数字信号的数位和速率将要达到极限的情况下，设计师转向从高速串行信号寻找出路。
HyperTanspo rt（by AMD）， Infiniband(by Intel)，PCI-Express（by Intel）等第三代I/O总线标准（3GI/O）不约而同地将低压差分信号（LVDS）作为下一代高速信号电平标准。
本文将从LV DS信号仿真、设计，测试等多方面探讨合适的LVDS信号的实现。
关键词：LVDS，阻抗控制，端接匹配LVDS(Low Voltage Differential Signal)低压差分信号，最早由美国国家半导体公司（National Semiconductor）提出的一种高速串行信号传输电平，由于它传输速度快，功耗低，抗干扰能力强，传输距离远，易于匹配等优点，迅速得到诸多芯片制造厂商和应用商的青睐，并通过TIA/EIA(Telecommunication Industry Association/Electronic Industrie s Association)的确认，成为该组织的标准（ANSI/TIA/EIA-644 standard）。
LVDS信号被广泛应用于计算机、通信以及消费电子领域，并被以PCI－Express为代表的第三代I/O标准中采用。
传输线阻抗设计LVDS信号的电压摆幅只有350MV，为电流驱动的差分信号方式工作，最长的传输距离可以达到10米以上。
为了确保信号在传输线当中传播时，不受反射信号的影响，LVDS信号要求传输线阻抗受控，其中单线阻抗为50ohms，差分阻抗100ohms。
在实际应用当中，利用一些高速电路仿真分析工具，通过合理的设置层叠厚度和介质参数，调整走线的线宽和线间距，计算出单线和差分阻抗结果，来达到阻抗控制的目的。
如下图，使用Mentor公司的eP lanner工具设计差分信号的布线规则，计算出单线和差分阻抗例如通过如下的层叠和布线参数设计，得到单线阻抗为58.8Ω，差分阻抗为：102ΩPCB层叠参数设置和阻抗计算结果但是在很多时候，同时满足单线阻抗和差分阻抗是比较困难的。
LVDS接口电路基本原理
LVDS接口电路基本原理1 LVDS接口电路的基本结构 (1)2 LVDS接口电路驱动器原理 (2)3 LVDS接口电路差分传输线 (4)3.1 差分线的阻抗匹配 (4)3.2 差分线的端接 (5)3.3 差分信号的布线 (6)4 LVDS接口电路接收器原理 (7)5 LVDS信号的测试 (8)5.1 选择示波器的要求 (8)5.2探头的选择 (9)1 LVDS接口电路的基本结构一个简单的LVDS传输系统由一个驱动器和一个接收器通过一段差分阻抗为100Ω的导体连接而成。
如图1所示，驱动器的电流源（通常为3.5mA）来驱动差分线对，由于接收器的直流输入阻抗很高，驱动器电流大部分直接流过100Ω的终端电阻,从而在接收器输入端产生的信号幅度大约350mV 。
通过驱动器的开关，改变直接流过电阻的电流的有无，从而产生“1”和“0”的逻辑状态。
在最新生产的LVDS接收器中，100Ω左右的电阻甚至被直接集成在片内输入端上，如MAXIM公司的MAX9121/9122等。
图1 LVDS接口电路基本结构2 LVDS接口电路驱动器原理The Telecommunications Industry Association（TIA）颁布了一个标准，规定了用于转换二进制信号的LVDS接口电路的电气规格。
LVDS技术利用低电压差分信号来产生高速、低功率的数据传输。
差分信号的使用消除了共模噪声，因此确保了数据的传输速度以及抗噪性能。
如果想了解LVDS标准的详细信息，请查阅“Electrical Characteristics of Low Voltage Differential Signaling（LVDS）Interface Circuits”，TIA/EIA-644（March 1996）。
图2-1举例说明了一个通过一对差分连线115连接到一个LVDS接收器110的LVDS发生器100。
LVDS发生机100将一个数字的输入信号D_IN转换成为一对在差分输出终端TX_A和TX_B上的相反的LVDS输出信号。
LVDS介绍及详细原理说明
LVDSJawen_tao2011-05-09目录一、简介 (2)1、为何要用LVDS? (2)2、LVDS信号传输组成 (2)二、LVDS电气特性 (4)三、传输协议 (5)四、线路接法 (10)五、Layout (13)一、简介LVDS（Low Voltage Differential Signal）即低电压差分信号。
1、为何要用LVDS?LVDS接口又称RS644总线接口，1994年由美国国家半导体公司（NS）提出的为克服以TTL电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点而研制的一种视频信号传输模式，是一种电平标准，广泛应用于液晶屏接口。
液晶显示器驱动板输出的数字信号是TTL信号，除了包括RGB数据信号外，还包括行同步、场同步、像素时钟等信号，像素时钟信号的最高频率可超过28MHZ.采用TTL接口，数据传输速率不高(一个CLK周期只能传输1bit数据)，传输距离较短，且抗电磁干扰能力比较差，会对RGB数据造成一定的影响。
另外，TTL 多路数据信号采用并行的传输方式，整个并口数量达几十路（RGB各8位，8x3=24，加 DE,HSYNC,VSYNC,至少27位），不但连接不便，而且不适合超薄化的趋势。
采用LVDS输出接口传输数据，可以使这些问题迎刃而解，实现数据的高速率、低噪声、远距离、高准确度的传输。
2、LVDS信号传输组成最基本的LVDS器件就是LVDS驱动器和接收器。
LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。
如下图，LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻（R=100Ω），并在接收器的输入端产生大约350 mV的电压。
（电流源为恒流特性，终端电阻在100—120 欧姆之间，则电压摆动幅度为：3.5mA x 100=350Mv；3.5mA x 120=420mV。
）当驱动器（LVDS发送）翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。
LVDS系统的设计
LVDS 系统设计LVDS 系统的设计要求设计者应具备超高速单板设计的经验并了解差分信号的理论。
设计高速差分板并不困难，下面将简要介绍一下各注意点。
1 PCB 板1. 至少使用４层PCB 板（从顶层到底层）：LVDS 信号层、地层、电源层、TTL 信号层；2. 使TTL 信号和LVDS 信号相互隔离，否则TTL 可能会耦合到LVDS 线上，最好将TTL 和LVDS信号放在由电源／地层隔离的不同层上；3. 使LVDS 驱动器尽可能地靠近连接器的LVDS 端，即尽可能减小线路距离；4. 保证LVDS 器件电源质量；使用分布式的多个电容来旁路LVDS 设备，表面贴电容靠近电源／地层管脚放置；5. 电源层和地层应使用粗线；6. 保持PCB 地线层返回路径宽而短；7. 连接两个系统的地层；2 板上导线1. 微带传输线（microstrip ）和带状线（stripline ）都有较好性能；2. 微带传输线的优点：一般有更高的差分阻抗、不需要额外的过孔；3. 带状线在信号间提供了更好的屏蔽，两层地将信号层屏蔽住。
3 差分线 1.使用与传输媒质的差分阻抗和终端电阻相匹配的受控阻抗线，并且使差分线对离开集成芯片后立刻尽可能地相互靠近（距离小于１０ｍｍ），这样能减少反射并能确保耦合到的噪声为共模噪声；2. 使差分线对的长度相互匹配以减少信号扭曲，防止引起信号间的相位差而导致电磁辐射；3. 不要仅仅依赖自动布线功能，而应仔细修改以实现差分阻抗匹配并实现差分线的隔离；4. 尽量减少过孔和其它会引起线路不连续性的因素；5. 避免将导致阻值不连续性的90°走线，使用圆弧或45°折线来代替；6.在差分线对内，两条线之间的距离应尽可能短，以保持接收器的共模抑制能力。
在印制板上，两条差分线之间的距离应尽可能保持一致，以避免差分阻抗的不连续性。
4 终端 1.使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压； 2.最好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以更好滤去共模噪声。
几种典型数字输出驱动器案例分析：LVDS、CMOS、CML
设计人员有各种模数转换器（ADC）可以选择，数字数据输出类型是选择过程中需要考虑的一项重要参数。
目前，高速转换器三种最常用的数字输出是互补金属氧化物半导体（CMOS）、低压差分信号（LVDS）和电流模式逻辑（CML）。
ADC中每种数字输出类型都各有优劣，设计人员应根据特定应用仔细考虑。
这些因素取决于ADC的采样速率和分辨率、输出数据速率、系统设计的电源要求，以及其他因素。
本文将讨论每种输出类型的电气规格，及其适合特定应用的具体特点。
我们将从物理实现、效率以及最适合每种类型的应用这些方面来对比这些不同类型的输出。
CMOS数字输出驱动器在采样速率小于200Msps（ms/sec）的ADC中，CMOS是很常见的数字输出。
典型的CMOS驱动器由两个晶体管（一个NMOS和一个PMOS）组成，连接在电源（VDD）和地之间，如图1a所示。
这种结构会导致输出反转，因此，可以采用图1b所打鱼游戏机示的背对背结构作为替代方法，避免输出反转。
输出为低阻抗时，CMOS输出驱动器的输入为高阻抗。
在驱动器的输入端，由于栅极与导电材料之间经栅极氧化层隔离，两个CMOS晶体管的栅极阻抗极高。
输入端阻抗范围可达k？至M？级。
在驱动器输出端，阻抗由漏电流ID控制，该电流通常较小。
此时，阻抗通常小于几百？。
CMOS的电平摆幅大约在VDD和地之间，因此可能会很大，具体取决于VDD幅度。
图1：典型CMOS数字输出驱动器由于输入阻抗较高，输出阻抗较低，CMOS的优势之一在于通常可以用一个输出驱动多个CMOS输入。
CMOS的另一个优势是低静态电流。
唯一出现较大电流的情况是CMOS驱动器上发生切换时。
无论驱动器处于低电平（拉至地）还是高电平（拉至VDD），驱动器中的电流都极小。
但是，当驱动器从低电平切换到高电平或从高电平切换到低电平时，VDD与地之间会暂时出现低阻抗路径。
该瞬态电流是转换器速度超过200MSPS时，输出驱动器中采用其他技术的主要原因。
基于长线级联的m-lvds总线硬件设计与实现
• 149•在FPGA上实现M-LVDS总线逻辑功能，通过隔离芯片实现总线的对外隔离，再通过总线驱动器实现M-LVDS总线的电平转换。
实现M-LVDS总线的长线传输，需要在背板上做终端匹配和滤波处理，以滤除高频干扰。
级联线使用双绞屏蔽线。
在轨道交通行业中，高速、实时、可靠的数据传输变得越来越重要。
在多种高速串行总线通信的方式中，M-LVDS总线的通信速率可达到200Mbps以上，且隔离后的M-LVDS总线的通信速率可以做到100Mbps以上。
这种高速串行总线还具有多主、实时性强的特点。
但目前，M-LVDS总线基本上都是以背板或短距离插槽形式的载体实现传输线功能，这就限制了需要具有A，B两个冗余系统或扩展系统之间级联的布线长度，从而进一步影响系统功能的实现和可扩展性。
在系统级联的应用中，短距离M-LVDS总线数据传输面临如下问题：1、可扩展性：标准尺寸的机箱，可以插入的电路板数量有限，如果需要插入更多的电路板来实现更多的功能，就无法在固定长度的背板上实现。
而且，如果电路板发热量较大，固定长度背板可以插入电路板的数量变得更少，不可扩展性的缺点变得更明显；2、灵活性：对于二乘二取二架构的系统或需要扩展机箱的系统，如果连接两个机箱的M-LVDS级联线长度太短，在安装到机柜上时就会造成布线长度不够，导致无法安装的问题，这样会限制用户的布局布线；3、成本：通过定制非标准的背板和机箱来延长背板长度，会导致成本升高，且定制产品需要花费更多成本进行测试和验证，同时，管理成本也会相应增加；为了克服上述技术缺陷，本文提供一种实时性强、灵活性高、可靠性高、可扩展的长线级联M-LVDS总线的硬件设计方案，该设计方案通过以下技术要求来实现：（1）提供多块支持M-LVDS总线协议的电路板，电路板上M-LVDS总线接口电路包括隔离电源模块、M-LVDS总线隔离芯片、M-LVDS总线驱动芯片。
通过这些模块实现带隔离的M-LVDS总线接口电路。
高速电路(PECL、LVECL、CML、LVDS)接口原理与应用
ECL电路实例
ECL 线接收器
IN+
OU T+
IN-
OU T-
OU T+
R1 Q1
OU T-
R7 Q2
Q3Q4Biblioteka Q5VccR3 Q6
R4
Vbb
Q7 D1
D2
R2
R5
R6
Vee
IN-
IN+
3
ECL电路原理
ECL线接收器电路由三部分组成： 1. 晶体三极管Q3、Q4、Q5组成差分放大器，这是电路的核心，差分放大器只有工作
4.个电阻上流过电流较大，增加 电源负担
R1、R2在电路板上必须靠近 输入端，因为它们是传输线 的终端匹配阻抗
R1//R2=Zo
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PECL端接和互连(4)
4.串联端接 串联端接要求在驱动器输出端和传 输线之间串接电阻Rs，而传输线终 端不再接端接电阻（输入端仍需要 适当的偏置） Rs应放置在驱动器的输出端，它的 作用是吸收从终端返回的反射波 Rs+Ro= Zo Rs=串联端接电阻 Ro=驱动器输出内阻 Zo=传输线特性阻抗 串联端接适合较长距离的传输信号
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CML输入和输出规格
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CML电路输出结构
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CML电路输入结构
CML电路输入阻抗为50Ω ， 容易使用，输入晶体管作为 射随器，后面驱动一差分放 大器
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CML电路的互连
因为在CML电路内已经 集成了匹配（偏置）电 阻，所以CML电路之间 的互连就很简单。如果 是直耦，就不需要外围 元件；交流耦合时用两 个耦合电容就行了
4. PECL电路输入端必须建立偏置电压：Vcc－1.3V，空闲的输入端不能浮空，必 须有同样的偏置电压；有些芯片提供Vbb（Vcc－1.3V）输出，可以很方便地用 于输入端偏置。Vbb（或Vref）引脚要接去耦电容
基于RS422+LVDS高速长线通信的设计与实现
㊀２０２１年㊀第３期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０２１㊀Ｎｏ．３㊀收稿日期：２０２０－０４－０７基于ＲＳ４２２＋ＬＶＤＳ高速长线通信的设计与实现李建翔１，王洪凯２，杨玉华１，刘东海１，李秋媛１（１．中北大学，仪器科学与动态测试教育部重点实验室，电子测试国家重点实验室，山西太原㊀０３００５１；２．北京航天长征飞行器研究所，北京㊀１０００７６）㊀㊀摘要：为了改善高速数据长距离传输时可靠性低的问题，文中提出了一种软硬件相结合的数据传输方案㊂该设计在指令下发和状态返回的电路中采用ＲＳ４２２接口电路，并选用ＡＤＭ２６８２Ｅ磁隔离芯片，在保证可靠性的前提下极大简化电路；在数据传输中采用ＬＶＤＳ接口电路，选用ＳＮ６５ＬＶ１０２３Ａ串化器以及ＳＮ６５ＬＶ１２２４Ｂ解串器，并配合驱动器和均衡器进行驱动和补偿，使得信号能够进行高速远距离传输㊂为了提高抗干扰性能，还在嵌入式软件的指令模块增加校验字环节，提高指令识别的可靠性；数据传输中采用半字节ＣＲＣ校验的方法，降低误码率㊂经验证，此方案能够在９０ｍ长的电缆中实现２４０Ｍｂｉｔ／ｓ的零误码传输，稳定可靠，满足任务要求㊂关键词：ＦＰＧＡ；ＲＳ４２２串行接口；低电压差分信号；半字节循环冗余校验；校验字中图分类号：ＴＮ９１９㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０２１）０３－００４０－０５ＤｅｓｉｇｎａｎｄＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＨｉｇｈＳｐｅｅｄＬｏｎｇＬｉｎｅＣｏｍｍｕｎｉｃａｔｉｏｎＢａｓｅｄｏｎＲＳ４２２＋ＬＶＤＳＬＩＪｉａｎ⁃ｘｉａｎｇ１，ＷＡＮＧＨｏｎｇ⁃ｋａｉ２，ＹＡＮＧＹｕ⁃ｈｕａ１，ＬＩＵＤｏｎｇ⁃ｈａｉ１，ＬＩＱｉｕ⁃ｙｕａｎ１（１．ＮｏｒｔｈＵｎｉｖｅｒｓｉｔｙｏｆＣｈｉｎａ，ＫｅｙＬａｂｏｒａｔｏｒｙｏｆＩｎｓｔｒｕｍｅｎｔａｔｉｏｎＳｃｉｅｎｃｅａｎｄＤｙｎａｍｉｃＭｅａｓｕｒｅｍｅｎｔｏｆＭｉｎｉｓｔｒｙｏｆＥｄｕｃａｔｉｏｎ，ＮａｔｉｏｎａｌＫｅｙＬａｂｏｒａｔｏｒｙｆｏｒＥｌｅｃｔｒｏｎｉｃＭｅａｓｕｒｅｍｅｎｔＴｅｃｈｎｏｌｏｇｙ，Ｔａｉｙｕａｎ０３００５１，Ｃｈｉｎａ；２．ＢｅｉｊｉｎｇＡｅｒｏｓｐａｃｅＬｏｎｇＭａｒｃｈＡｉｒｃｒａｆｔＲｅｓｅａｒｃｈＩｎｓｔｉｔｕｔｅ，Ｂｅｉｊｉｎｇ１０００７６，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ｉｎｏｒｄｅｒｔｏｉｍｐｒｏｖｅｔｈｅｐｒｏｂｌｅｍｏｆｌｏｗｒｅｌｉａｂｉｌｉｔｙｗｈｅｎｈｉｇｈ⁃ｓｐｅｅｄｄａｔａｉｓｔｒａｎｓｍｉｔｔｅｄｏｖｅｒｌｏｎｇｄｉｓｔａｎｃｅｓ，ｔｈｉｓｓｃｈｅｍｅｐｒｏｐｏｓｅｄａｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｓｃｈｅｍｅｃｏｍｂｉｎｉｎｇｓｏｆｔｗａｒｅａｎｄｈａｒｄｗａｒｅ．ＴｈｉｓｄｅｓｉｇｎａｄｏｐｔｅｄＲＳ４２２ｉｎｔｅｒｆａｃｅｃｉｒｃｕｉｔｉｎｔｈｅｃｉｒｃｕｉｔｏｆｃｏｍｍａｎｄｉｓｓｕｉｎｇａｎｄｓｔａｔｕｓｒｅｔｕｒｎ，ａｎｄｓｅｌｅｃｔｅｄＡＤＭ２６８２Ｅｍａｇｎｅｔｉｃｉｓｏｌａｔｉｏｎｃｈｉｐ，ｗｈｉｃｈｇｒｅａｔｌｙｓｉｍｐｌｉｆｉｅｄｔｈｅｃｉｒｃｕｉｔｏｎｔｈｅｐｒｅｍｉｓｅｏｆｅｎｓｕｒｉｎｇｒｅｌｉａｂｉｌｉｔｙ．ＬＶＤＳｉｎｔｅｒｆａｃｅｃｉｒｃｕｉｔｗａｓｕｓｅｄｉｎｄａｔａｔｒａｎｓｍｉｓｓｉｏｎ，ＳＮ６５ＬＶ１０２３ＡｓｅｒｉａｌｉｚｅｒａｎｄＳＮ６５ＬＶ１２２４Ｂｄｅｓｅｒｉａｌｉｚｅｒｗｅｒｅｓｅｌｅｃｔｅｄ，ａｎｄｔｈｅｄｒｉｖｅｒａｎｄｅｑｕａｌｉｚｅｒｗｅｒｅｕｓｅｄｔｏｄｒｉｖｅａｎｄｃｏｍｐｅｎｓａｔｅ，ｓｏｔｈａｔｔｈｅｓｉｇｎａｌｃａｎｂｅｔｒａｎｓｍｉｔｔｅｄａｔｈｉｇｈｓｐｅｅｄａｎｄｌｏｎｇｄｉｓｔａｎｃｅ．Ｉｎｏｒｄｅｒｔｏｉｍｐｒｏｖｅｔｈｅａｎｔｉ⁃ｉｎｔｅｒｆｅｒｅｎｃｅｐｅｒｆｏｒｍａｎｃｅ，ａｃｈｅｃｋｗｏｒｄｌｉｎｋｉｓａｌｓｏａｄｄｅｄｔｏｔｈｅｉｎｓｔｒｕｃｔｉｏｎｍｏｄｕｌｅｏｆｔｈｅｅｍｂｅｄｄｅｄｓｏｆｔｗａｒｅ．ＴｈｅｍｅｔｈｏｄｏｆｎｉｂｂｌｅＣＲＣｃｈｅｃｋｗａｓｕｓｅｄｉｎｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｔｏｒｅ⁃ｄｕｃｅｔｈｅｂｉｔｅｒｒｏｒｒａｔｅ．Ａｆｔｅｒｖｅｒｉｆｉｃａｔｉｏｎ，ｔｈｉｓｓｏｌｕｔｉｏｎｃａｎａｃｈｉｅｖｅ２４０Ｍｂｉｔ／ｓｚｅｒｏｅｒｒｏｒｔｒａｎｓｍｉｓｓｉｏｎｉｎａ９０ｍｅｔｅｒｃａｂｌｅ，ｗｈｉｃｈｉｓｓｔａｂｌｅａｎｄｒｅｌｉａｂｌｅ，ａｎｄｍｅｅｔｓｔｈｅｔａｓｋｒｅｑｕｉｒｅｍｅｎｔｓ．Ｋｅｙｗｏｒｄｓ：ＦＰＧＡ；ＲＳ４２２ｓｅｒｉａｌｉｎｔｅｒｆａｃｅ；ＬＶＤＳ；ｎｉｂｂｌｅＣＲＣ；ｃｈｅｃｋｗｏｒｄ０㊀引言近年来，在测试测量技术领域以及众多产品的测试系统中，面临着各种严苛的条件，对信号传输的稳定性提出了更高的要求［１］，成为目前亟待解决的重要课题㊂由于并行传输成本高㊁占用资源大，且并行传输对线路之间的物理性质要求高，细微差别就可能导致数据不能同时抵达接收端，造成接收错误，所以远距离传输往往选用串行传输方式㊂常用的串行接口标准有ＲＳ２３２㊁ＲＳ４２２㊁ＣＡＮ总线以及ＬＶＤＳ传输㊂在本次任务方案中，设计了一种以ＦＰＧＡ为核心的高性能远距离低误码率的传输方案，本文主要研究对象为某接口通信链路的搭建及其可靠性的测试㊂综合考虑各种串行接口的优缺点，同时兼顾传输距离㊁成本以及可靠性等各方面因素，最终选择ＲＳ４２２及ＬＶＤＳ相结合的方式，并在其软件设计中分别加入校验字及校验码的设计，保证其传输的可靠性㊂１㊀测试平台设计系统总体框图如图１所示㊂外系统等效器用于模拟外系统接口及功能仿真，实现对地面系统的全面覆盖性测试考核㊂其工作的主要流程是：上位机发送控㊀㊀㊀㊀㊀第３期李建翔等：基于ＲＳ４２２＋ＬＶＤＳ高速长线通信的设计与实现４１㊀㊀制指令，经由ＰＣＩ９０５４到达ＦＰＧＡ模块，４２２收发器模块用于转发指令并回传状态，控制对应的外系统等效器发送数据，该数据经过高速ＬＶＤＳ传回上位机，最后进行分析数据是否正确，以验证该方案可行性㊂图１㊀总体框图２㊀硬件电路设计２．１㊀ＲＳ４２２指令收发与状态回传模块ＲＳ４２２作为一种能够进行差分传输以及支持多点通信的数据传输协议，抗干扰能力比较强㊂在进行电路设计时，需要考虑避免信号异常而导致的接口损坏，同时避免设备间的互相干扰［２］，所以采用隔离电路㊂传统电路往往采用ＲＳ４２２芯片㊁电源隔离芯片和光耦的方式，电路复杂且成本较高㊂而ＡＤＭ２６８２Ｅ芯片可配置为半双工或全双工模式，内部集成了一个５ｋＶｒｍｓ的隔离电源，省去了外部配置ＤＣ／ＤＣ模块［３］，从而能够很大程度简化电路，降低成本㊂ＲＳ４２２接口电路如图２所示㊂图２㊀指令收发与状态返回在电路配置方面，应在ＡＤＭ２６８２Ｅ芯片所有的电源引脚与地引脚之间并联１只大电容和１只小电容作为旁路电容，以起到降低噪声的作用［４］㊂ＡＤＭ２６８２Ｅ的输入端具备短路故障保护功能，能够在短路时保证接收器输出为高电平㊂或者如图２中所示，分别在输入端接上拉电阻ＲＭ以及下拉电阻ＲＮ，确保其正负压差大于２００ｍＶ（芯片门限电压），始终输出为高电平，保证芯片工作在稳态㊂为了防止芯片短路，在输出端各串接１只５１Ω的电阻㊂同时ＲＳ４２２还要求在终端跨接１只阻值约为其传输电缆阻抗的电阻，这里选用阻值为１２０Ω的电阻，减小信号的反射，有效提高信号的可靠性㊂２．２㊀ＬＶＤＳ发送端模块ＬＶＤＳ（ｌｏｗｖｏｌｔａｇｅｄｉｆｆｅｒｅｎｔｉａｌｓｉｇｎａｌｉｎｇ）作为一种低压差分信号，能够在保证数据高速传输的同时，提供低功耗㊁低误码率㊁低串扰㊁高噪声抑制能力等其他传输模式不可兼备的优势，可以实现点对点以及一点对多点的连接［５］㊂ＬＶＤＳ传输技术本身具有很低的电压摆幅，因此能够很快地改变状态，提升信号的传输距离；与此同时其输出模式是低电流驱动，所以它具备很好的抗干扰性能㊂在ＬＶＤＳ传输链路发送端，选用ＳＮ６５ＬＶ１０２３Ａ串化器，将并行数据转化为串行数据，其串行传输速率能够覆盖１００ ６６０Ｍｂｐｓ，本身传输距离仅有十几ｍ，为了满足远距离传输，在发送端增加高速电缆驱动器ＣＬＣ００１ＡＪＥ，以此倍增差分信号的驱动能力㊂在端口处配合ＴＶＳ阵列，增强传输线路保护能力㊂ＬＶＤＳ发送电路如图３所示㊂图３㊀ＬＶＤＳ发送端电路㊀㊀㊀㊀㊀４２㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＭａｒ．２０２１㊀在硬件电路配置方面，将串行器ＳＮ６５ＬＶ１０２３的引脚ＤＥＮ㊁ＰＷＲＤＮ通过１ｋΩ电阻拉高，保证芯片一直处于工作状态；将ＴＣＬＫ＿Ｒ／ Ｆ通过１ｋΩ电阻拉高，控制电路在ＴＣＬＫ（数据输入时钟）的上升沿发送串行数据［６］㊂为了匹配差分信号线的阻抗，在驱动器ＣＬＣ００１ＡＪＥ两端跨接１只１００Ω的电阻Ｒ４［７］，并在ＰＣＢ布线时尽量靠近驱动器对应的引脚㊂驱动器ＣＬＣ００１ＡＪＥ能够将输出信号压差提升至２Ｖ，大幅提高差分电压摆幅，起到预加重作用，从而提高传输距离㊂Ｒ５和Ｒ６能够为传输线路提供阻抗匹配㊂在进行硬件ＰＣＢ设计的过程中，ＬＶＤＳ数据信号线应走差分线：要求等长，能够时刻保持２个差分信号具有相反信号，减少共模分量；要求等宽等距，间距尽可能得小，耦合越紧密，泄放到外部的电磁能量越少，从而能够有效抑制ＥＭＩ［８］㊂２．３㊀ＬＶＤＳ接收端模块ＬＶＤＳ信号经过长距离传输后，信号会有一定程度的衰减，其衰减的程度与信号频率的平方根和电缆长度之积成正比［９］，因此当接收端收到ＬＶＤＳ信号后，要对其幅频特性和相频特性进行修正和补偿㊂接收端电路设计如图４所示㊂ＬＶＤＳ信号经过９０ｍ长电缆传输后先经自适应电缆均衡器ＬＭＨ００７４进行修正补偿，再经过ＬＶＤＳ隔离缓冲器输入到解串器ＳＮ６５ＬＶ１２２４Ｂ，最后传输到ＦＰＧＡ模块㊂图４㊀ＬＶＤＳ接收端电路解串器ＳＮ６５ＬＶ１２２４Ｂ与串化器ＳＮ６５ＬＶ１０２３Ａ搭配使用，引脚ＤＥＮ㊁ＰＷＲＤＮ与串化器中相类似，通过电阻拉高保证其一直处于工作状态；引脚ＲＣＬＫ＿Ｒ／Ｆ拉高使其在时钟的上升沿解串数据［１０］㊂在进行数据传输前，串行器与解串器必须同步时钟方可传输㊂两者时钟同步，则ＬＯＣＫ引脚置低，数据能够正常传输；若时钟紊乱，则ＬＯＣＫ引脚置高，数据不再传输，重新进行同步时钟操作㊂为了保证信号的可靠性，阻断外部干扰，在信号进入解串器前便进行隔离㊂通过串接１只ＬＶＤＳ隔离缓冲器，有效防止地信号的耦合性㊂其相较其他产品有更好的工作性能，数据速率可高达６００Ｍｂｐｓ，并且具有极低抖动，有效抑制电源纹波和毛刺现象㊂Ｃ３㊁Ｃ４㊁Ｃ５㊁Ｃ６均为隔直电容，实现ＡＣ耦合，提供直流偏压，滤出直流分量㊂自适应电缆均衡器ＬＭＨ００７４工作范围很广，可支持的速率能够覆盖１２５ ５４０Ｍｂｐｓ范围，输出经过交流耦合后经电阻网络变为标准ＬＶＤＳ信号送入下一端口㊂在接收端分别在差分线串上接２４．９Ω的电阻用来匹配双绞线的线路阻抗；Ｃ７㊁Ｃ８作为隔直电容实现ＡＣ耦合㊂信号在发送端的波形如图５（ａ）所示，在经过９０ｍ电缆传输后的波形如图５（ｂ）所示，在接收端经过电缆均衡器ＬＭＨ００７４的波形如图５（ｃ）所示㊂由图中可以看出，在ＬＶＤＳ信号经过电缆传输过后，其波形并不理想，而ＬＭＨ００７４能够自适应补偿衰减的信号，使衰减过的信号较好地与发送端保持一致，从而保证ＳＮ６５ＬＶ１２２４Ｂ解串成功㊂３㊀软件可靠性设计本文在对硬件电路设计的前提下，为了保证通信链路的可靠性，同时对嵌入式软件也做出抗干扰设计㊂在指令传输链路中加入校验字环节，提高指令识别的可靠性；在ＬＶＤＳ传输中加入半字节ＣＲＣ校验环节，降低误码率㊂３．１㊀指令收发可靠性设计存储器综合测控台向外系统等效器发送命令，外系统等效器向存储器综合测控台反馈状态，传输码率㊀㊀㊀㊀㊀第３期李建翔等：基于ＲＳ４２２＋ＬＶＤＳ高速长线通信的设计与实现４３㊀㊀（ａ）ＬＶＤＳ发送端波形（ｂ）ＬＶＤＳ经过长电缆波形（ｃ）ＬＶＤＳ经过均衡器波形图５㊀硬件电路波形图为６２５Ｋｂｐｓ㊂在指令内容较短时，譬如只有２个字节，往往采用三判二机制，即测控台连续发送３次命令，等效器正确检测到２次命令后，才可以执行该命令［１１］，有效防止因偶然性而导致的指令错误下发㊂而当指令内容稍长时，则采用校验字的方式，本次指令内容如表１所示，校验字内容采取指令内容按位异或方式计算求得㊂表１㊀指令信息表指令名称指令包头指令内容校验字复位指令５Ａ５４㊀Ａ１Ｂ４Ｆ１㊀Ｅ４记录指令５Ａ５４㊀２ＣＤ５３Ｃ㊀Ｃ５下载指令５Ａ５４㊀１Ｅ６Ｆ３Ｄ㊀４Ｃ忙指令５Ａ５４㊀５Ａ８ＥＥ３㊀３７闲指令５Ａ５４㊀９ＦＣ８７Ｄ㊀２Ａ３．２㊀数据传输可靠性设计循环冗余校验（ｃｙｃｌｉｃｒｅｄｕｎｄａｎｃｙｃｈｅｃｋ，ＣＲＣ）是一组自行规定或使用国际标准的校验码，附在原始数据尾部，用于校验在传输过程中是否产生误码以及丢数［１２］㊂在硬件优化的前提下，在信号的传输过程中增加ＣＲＣ校验的过程㊂本文综合硬件与软件相适应的考虑，选择半字节ＣＲＣ查表法的校验方法，既能保证传输码的质量，也不会给硬件造成负担㊂半字节ＣＲＣ查表法所构成的码值只有１６种，简单可靠㊂其对应的校验码表如表２所示㊂表２㊀ＣＲＣ校验码表８１９２字节数据（８Ｋ数据）＋４字节ＣＲＣ校验码，共８２００字节㊂其校验码的生成格式如下，先将寄存器内初始值设置为０，然后将数据按半字节依次移出，将移出的半字节与寄存器内的值相异或，将所得值查表得到新的表值再异或到寄存器中，循环往复，最终产生ＣＲＣ校验码附于数据包后发送给接收端㊂接收端收到数据后，要对数据进行校验确定其是否无误码㊂校验关键代码如下：ＩｆＤａｔａ＿ｃｎｔ＝８１９９ｔｈｅｎｉｆＤ＿ｌｖｄｓ＿ｄｉｎ＆Ｃｈｅｃｋ＝ＣＲＣ＿ｏｕｔｔｈｅｎ㊀㊀Ｅｒｒｏｒ＿ｆｌａｇ＿ｑ＜＝ ０ ；㊀㊀Ｆ＿ｓｅｎｄ＿ｆｌａｇ＜＝ｎｏｔＦ＿ｓｅｎｄ＿ｆｌａｇ；㊀㊀㊀㊀Ｆ＿ｗｒ＿ｐｔ＜＝Ｆ＿ｗｒ＿ｐｔ＋１；当一包数据发送完毕后，即从０计数到８１９９，需校验其数据码流（Ｄ＿ｌｖｄｓ＿ｄｉｎ）与校验码流（Ｃｈｅｃｋ）是否与收到的数据（ＣＲＣ＿ｏｕｔ）一致，若一致则Ｅｒｒｏｒ＿ｆｌａｇ＿ｑ置０，继续接收下一包数据㊂利用ＣｈｉｐＳｃｏｐｅ在线分析数据包如图６所示，收到数据与发送数据一致，校验成功，传输无误㊂图６㊀ＣＲＣ实时校验数据在传输过程中会出现误码丢码的现象，此时Ｅｒｒｏｒ＿ｆｌａｇ＿ｑ则会拉高，触发自动重传机制，要求发送端重新发送该包数据，为了避免出现一直发送同一包数据的情况，导致后续数据不能正常传输，在软件逻辑设计中规定同一包数据的自动重传指令最多发送３次，３次之内接收正确或者连续３次接收错误，则继续发送下一包数据，其关键代码如下：ｉｆＥｒｒｏｒ＿ｆｌａｇ＿ｄ＝ᶄ１ᶄｔｈｅｎｃｃ＿ｓｅｎｔ＿ｆｌａｇ＜＝ᶄ１ᶄ；Ｓｅｎｄ＿ｃｍｄ＿ＣＳ＜＝（Ｘᵡ５Ａᵡ，Ｘᵡ５４ᵡ，ＸᵡＣ９ᵡ，Ｘᵡ６９ᵡ，Ｘᵡ３９ᵡ，Ｘᵡ９９ᵡ）；ʊ重传指令若出现连续误码时，则如图７所示，接收端会发送３次重传指令㊂图７㊀自动请求重发４㊀实验验证与分析通过上位机反复大量读取数据，测试其误码率，数据结构如图８所示，一包数据包括：包头２字节，用于识别数据包类别；包计数２字节，用于校验其连续性；数据有效内容１０１９字节，不同数据包内数据内容不同；最后为１字节校验位，均为每包中有效数据之和，用于校验数据内容是否正确㊂为了验证本设计的可靠性，在实验过程中用６段电缆组成９０ｍ传输线路连接外系统等效器及存储器综合测控台，分别采用不同的速率对其可靠性进行验证，更改程序调整速率，通过多次试验测试，在不同情况下ＬＶＤＳ传输可靠性表现如表３所示㊂表３㊀ＬＶＤＳ传输测试理论速率／（Ｍｂｉｔ㊃ｓ－１）实际速率／（Ｍｂｉｔ㊃ｓ－１）误码率／％６０５７．９２０㊀㊀１２０１１６．２７０１８０１７４．０２０２４０２３５．４４０３００２８２．５７０．００００００５图８㊀数据结构㊀㊀结果表明：在９０ｍ电缆下，通过软硬件的共同优化，数据可以达到２４０Ｍｂｉｔ／ｓ的零误码传输㊂指令下发加入可靠性设计后均能１００％正确动作，且经过驱动器及均衡器的作用，ＬＶＤＳ数据能够大幅提高长线传输的能力，但由于在软件中加入ＣＲＣ（下转第９６页）模拟实验台进行转速测试实验，验证了该方法的可行性；（２）采用微型化敏感单元与轴融合，轴上敏感单元不需要供电，信号从非旋转件输出；解决了某些旋转件的空间紧凑，油污㊁粉尘等恶劣环境 测试难㊁测不准 的技术难题，实现了狭小紧凑空间的非接触式测量；（３）全封闭金属屏蔽壳体㊁电路模块本地存储数据的设计提高了系统的抗电磁干扰性能，解决了电磁环境复杂的情况下信号传输的问题㊂参考文献：［１］㊀魏晓飞，洪应平，张会新，等．一种无线无源转速参数测试方法研究［Ｊ］．传感技术学报，２０１８，３１（１２）：１７９１－１７９６．［２］㊀刘丽霞．车辆扭矩与转速测试系统［Ｊ］．仪表技术与传感器，２０１０（７）：８９－９１．［３］㊀祖静，马铁华，裴东兴，等．新概念动态测试［Ｍ］．北京：国防工业出版社，２０１６．［４］㊀中北大学．一种薄片金属环与轴承融合的非接触式扭矩测量装置：１０６２２５９６４Ｂ［Ｐ］．［２０１９－０３－１５］．［５］㊀ＣＨＥＮＣＸ，ＭＡＴＨ，ＪＩＮＨ，ｅｔａｌ．Ｔｏｒｑｕｅａｎｄｒｏｔａｔｉｏｎａｌｓｐｅｅｄｓｅｎｓｏｒｂａｓｅｄｏｎｒｅｓｉｓｔａｎｃｅａｎｄｃａｐａｃｉｔｉｖｅｇｒａｔｉｎｇｆｏｒｒｏｔａｔｉｏｎａｌｓｈａｆｔｏｆｍｅｃｈａｎｉｃａｌｓｙｓｔｅｍｓ［Ｊ］．ＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍｓａｎｄＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ，２０２０，１４２：１－１２．［６］㊀陈昌鑫，马铁华，靳鸿，等．多种工况磁电触发的主动轮扭矩测试方法［Ｊ］．仪表技术与传感器，２０１４（８）：９８－１００．［７］㊀武嘉俊，陈昌鑫，马铁华，等．基于Ａｎｓｏｆｔ的容栅传感器边缘效应分析［Ｊ］．仪表技术与传感器，２０１６（２）：１－３；１１．［８］㊀王超，高鹏．基于ＧＭＲ的电磁无损检测研究［Ｊ］．电子测量与仪器学报，２０１５，２９（６）：７８３－７９２．［９］㊀金鹏．基于电磁屏蔽的箱体设计及有限元仿真的研究［Ｄ］．合肥：合肥工业大学，２００７．［１０］㊀马宏光，曾国辉，黄勃．基于ＷＯＡ－ＢＰ的压力变送器温度补偿研究［Ｊ］．仪表技术与传感器，２０２０（６）：３３－３６．作者简介：李帆（１９９５ ），硕士研究生，主要研究领域为动态测试与智能仪器㊂Ｅ⁃ｍａｉｌ：２４６３４５０７４８＠ｑｑ．ｃｏｍ通信作者：陈昌鑫（１９８８ ），博士，主要研究领域为动态测控与智能仪器㊂Ｅ⁃ｍａｉｌ：ｃｈｅｎｃｈａｎｇｘｉｎ＠ｎｕｃ．ｅｄｕ．ｃｎ（上接第４４页）校验等算法，实际速率相较理论速率会有一定的下降㊂５ 结束语本文结合ＲＳ４２２和ＬＶＤＳ进行了一种通信传输链路的设计，在硬件电路满足技术要求的前提下，极大程度简化硬件电路；同时在软件设计中，指令收发模块和数据传输模块都进行了可靠性设计，在保证传输质量的前提下极大提高了传输速率㊂经验证，本设计能够满足任务要求，达到预期效果㊂参考文献：［１］㊀魏巍．航天飞行器数据记录仪测试台设计［Ｄ］．太原：中北大学，２０１７．［２］㊀匡敬辉，阎兆立，王景彬，等．高可靠性隔离型ＲＳ４２２接口的设计方案［Ｊ］．微计算机信息，２０１０，２６（１１）：１７６－１７８．［３］㊀ＡｎａｌｏｇＤｅｖｉｃｅｓ，Ｉｎｃ．ＡＤＭ２６８２ＥＭａｎｕａｌ［Ｚ］，２０１１．［４］㊀李金，焦新泉，刘东海，王淑琴．基于ＣＰＣＩ总线和ＬＶＤＳ的高速数据传输系统的设计［Ｊ］．电子技术应用，２０１９，４５（４）：６０－６３．［５］㊀周弟伟．基于ＬＶＤＳ的长距离高速串行数据传输系统设计［Ｊ］．信息通信，２０１９（６）：５５－５６．［６］㊀ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．ＳＮ６５ＬＶ１０２３ＡＭａｎｕａｌ［Ｚ］，２０１８．［７］㊀郭慧玉．基于ＣＲＣ直驱表法的高速数据远距离传输方案的设计与实现［Ｄ］．太原：中北大学，２０１８．［８］㊀李宇超，谢锐．高频编码信号采集与存储系统研究［Ｊ］．电子器件，２０１６，３９（６）：１４１６－１４２０．［９］㊀宋丹．某多通道采编存储器的研制［Ｄ］．太原：中北大学，２０１４．［１０］㊀ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．ＳＮ６５ＬＶ１２２４ＢＭａｎｕａｌ［Ｚ］，２０１８．［１１］㊀罗逢辰．一种无人机状态监控系统设计与实现［Ｄ］．成都：电子科技大学，２０１７．［１２］㊀许伟，王晓燕．ＣＲＣ算法在计算机网络通信中的应用［Ｊ］．数字技术与应用，２０１４（２）：１１９－１２１．作者简介：李建翔（１９９５ ），硕士研究生，主要研究方向为电路设计㊁动态测试㊂Ｅ⁃ｍａｉｌ：９４５１３１８１＠ｑｑ．ｃｏｍ王洪凯（１９９０ ），工程师，主要研究方向为遥外测系统设计㊂Ｅ⁃ｍａｉｌ：ｗａｎｇｈｏｎｇｋａｉ＿ｂｉｔ＠１６３．ｃｏｍ杨玉华（１９７７ ），硕士生导师，副教授，主要研究方向为微纳器件与系统㊁动态测试与存储㊁电路与系统㊂Ｅ⁃ｍａｉｌ：ｙａｎｇｙｕｈｕａ４０７＠１６３．ｃｏｍ。
LVDS的接口电路设计
第27卷 第5期 武汉理工大学学报・信息与管理工程版 Vol .27No .52005年10月 JOURNAL OFWUT (I N FORMATI O N &MANAGE MENT ENGI N EER I N G ) Oct .2005文章编号:1007-144X (2005)05-0189-04收稿日期:2005-05-15.作者简介:彭 勇(1982-),男,山东滕州人,武汉理工大学信息工程学院硕士研究生.基金项目:湖北省自然科学基金资助项目(2004ABA045).LVDS 的接口电路设计彭 勇,黄秋元(武汉理工大学信息工程学院,湖北武汉430070)摘 要:LVDS 是一种小振幅差分信号技术,使用这种技术传输速率可以达到数百兆,甚至更高;LVDS 具有更低的功耗、更好的噪声性能和更可靠的稳定性。
简要地介绍了LVDS 的原理及优势,分析了LVDS 接口设计要注意的问题,着重研究了LVDS 与LVPECL 、C ML 间的接口设计;同时给出了不同耦合方式下的电路设计图。
关键词:LVDS;C ML;LVPEC L;直流耦合;交流耦合中图法分类号:T N75 文献标识码:A1 引 言对于高速电路,尤其是高速数据总线,常用的器件一般有ECL 、BT L 和GT L 等。
这些器件的工艺成熟,应用也较为广泛,但都存在一个共同的弱点,即功耗大。
此外,采用单端信号的BT L 和GT L 器件,电磁辐射也较强。
目前,NS 公司率先推出的C MOS 工艺的低电压差分信号器件,即LVDS 给了人们另一种选择。
2 L VD S 技术简介LVDS (Low Voltage D ifferential Signaling )是一种小振幅差分信号技术,使用非常低的幅度信号(约350mV )通过一对差分PCB 走线或平衡电缆传输数据。
它允许单个信道传输速率达到每秒数百兆比特,其特有的低振幅及恒流源模式驱动只产生极低的噪声,消耗非常小的功率。
高速LVDS接口的FPGA设计与实现
高速LVDS接口的FPGA设计与实现刘华锋【摘要】常规高速LVDS接口协议中,预置的同步序列会占用报文容量,且需在收端手工调整时钟数据对齐关系,降低了开发效率及平台间的兼容性.本文给出了一种基于8B/10B编码的,具有自动对齐功能的高速LVDS接口,并在Xilinx Virtex-7 FPGA平台上进行了接口测试,结果表明该接口可在600Mbps下稳定、可靠地传输数据.【期刊名称】《科技视界》【年(卷),期】2018(000)009【总页数】3页(P99-100,115)【关键词】高速LVDS接口;8B/10B;FPGA【作者】刘华锋【作者单位】中国电子科技集团有限公司第二十研究所,陕西西安 710068【正文语种】中文【中图分类】TP274.10 引言随着信息技术的进步，各行各业所产生的数据量越来越大，对数据传输速率的要求也越来越高。
为了保证信号的传输质量及抗干扰特性，数字电路往往采用高速串行总线来传输高速信号。
其中，现场可编程门阵列（FPGA）内部所集成的高速收发器，速率最高可达到十几个Gbps。
然而，大部分数字系统中串行总线速率达到几百Mbps即可满足需求，且低端系列的FPGA芯片内部并未集成高速收发器；相比而言，低电压差分信号传输（LVDS）[1]技术具有高速率、低噪声、低功耗、低电流驱动等特点，且容易在FPGA中实现，性价比高，因此在常规高速数字传输系统中得到了广泛的应用。
LVDS是一种总线标准，在FPGA中实现LVDS总线时，一般需要自定义传输协议。
对于低速业务来说（小于200Mbps），对数据进行过采并约定自定义同步序列即可完成收端数据同步及数据解析。
当数据速率较高时，需要采用FPGA内部集成SelectIO资源来手工调整数据与时钟的对齐关系，以确保数据的正确传输；该方法的不足之处在于手工调整对齐关系时会导致程序可移植性差，在不同的硬件电路间无法完全通用；此外，采用自定义同步序列进行数据同步时，会占用报文信息容量，报文内部再无法传送与同步序列相同的信息。
一种LVDS-光纤接口转换器的设计与实现
一种LVDS-光纤接口转换器的设计与实现王红亮;曹京胜;陈一波【摘要】针对目前多数基于SFP光纤接口的高速传感器存储测试设备无法与频谱分析仪直接通信的现状,设计了一种基于FP GA的LVDS-光纤接口转换器.通过FP GA编程实现LVDS接口数据包和光纤接口数据包编码转换,利用DDR3对数据进行乒乓操作达到高速缓存目的,实现了频谱分析仪与高速存储测试设备间双工通信.经长时间实际测试没有出现误码,表明该转换器设计合理高效.%In view of the fact that most of the high-speed storage testing devices on sensors based on the SFP optical fiber in-terface can't communicate directly with the spectrum analyzer at present,a kind of LVDS-fiber interface converter based on FPGA was designed.The packet encoding conversion between LVDS interface and optical interface was realized by FPGA programming, and the data was Ping-Ponged by DDR3 to achieve the purpose of caching,which realized the duplex communication between the spectrum analyzer and the high-speed memory test equipment.After a long time test,there is not error code,indicating that the converter design reasonable and efficient.At present.【期刊名称】《仪表技术与传感器》【年(卷),期】2018(000)005【总页数】4页(P35-38)【关键词】LVDS接口;光纤接口;接口转换;高速接口;DDR3;乒乓操作【作者】王红亮;曹京胜;陈一波【作者单位】仪器科学与动态测试教育部重点实验室,山西太原 030051;仪器科学与动态测试教育部重点实验室,山西太原 030051;仪器科学与动态测试教育部重点实验室,山西太原 030051【正文语种】中文【中图分类】TP3360 引言随着光纤通信技术的普及，以及SFP(small Form-factor pluggable optical)光模块技术不断进步，光纤通信接口电路可以实现千米级长距离、吉比特传输带宽的高速数据传输，同时不受复杂电磁环境的干扰[1]，因此现代高速存储测试设备多数都开发了基于SFP的光纤通信接口。
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“主从”
高速转换器芯片。
样品电路测试表明，输出速率在时，驱动电路的指标满足标准。
关键词：驱动电路；高速接口电路；共模反馈；模拟集成电路
中图分类号：文献标识码：文章编号：()
：(投稿编号)
’, , , , , ,
(. , Chongqing , . . ; ., ., , . . ; . University Defense , Changsha , . . )
. . , .
.
：; ; ;
言
随着半导体工艺的发展，晶体管的特征尺寸不
断下降，数字或混合信号集成电路芯片内部的工作
速度已经达到几百到几的数量级。
由于芯片的集成
度高，内部元件及单元电路之间的距离近、连线短、
寄生参数小，芯片内部数据的传输、处理可以采用
电平信号。
但是，在高速数据接口方面，由于内部
信号要经过封装键合线、板上的连线以及通孔，才
能与其他芯片连接，如果采用电平作为输出接口，
则各种寄生参数会导致数据的上升下降时间以及多
( )
最常用的接口方式[]。
本原理，分析开关时序和共模反馈对电路的影响；
第节介绍驱动电路中开关控制信号整形电路和基于
“主从”结构的共模设置电路；第节介绍电路仿真和
测试结果；第节给出结论。
输出驱动电路的设计背景和基本原理
输出驱动电路的设计背景
本文介绍的驱动电路应用于
电路功能框图如图所示。
外部输入转换器的时钟信号通过一个÷除法器，产生一个 的电平信号，为数字部分提供需要的时钟。
驱动电路的作用是将分频后
电平的时钟转换为电平的时钟输出。
系统用户可以使用该时钟作为 的时钟，或者作为数据同步信号，实现位 转换器数字部分与外部的时钟同步。
输出驱动电路的基本原理
在图所示的驱动电路中，、信号与、信号相位相反。
这样的电平信号作用于四个开关，使和导通时和截止，反之亦然。
当和之间通过传输连线接一个负载电阻(在接收端，阻值 Ω)时，电流源中的电流会随着开关状态的不同从端通过负载电阻流向端，反之亦然。
这样就产生了电平的输出。
图中，在驱动电路的到端串联连接两个阻值相等的电阻( Ω)。
这种结构一般在高速结构中使用，目的是为了和接收端的负载电阻( Ω)实现阻抗匹配，减少回波干扰。
设计中，需要考虑的是和不能同时导通，否则会让电流源和电流沉瞬间短路，在输出波形上产生一个很大的过冲。
因此，在实际设计中，如图所示，要先为低电平，将关闭，然后，才为低电平，让导通，反之亦然。
由于开关时序非常重要，本文在电路设计时采用了一种开关控制信号整形电路来实现时序的要求。
o u t p
图 驱动电路基本结构
3.3V
vcm
图 差分输出电压摆幅计算原理
如图所示，根据电流源和电流沉节点的电流情况，可以得出：
cm L H L
n C L
V V V V I R R --+= () ()式对应电流沉节点。
H cm H L
p C L
V V V V I R R --+= () ()式对应电流源节点。
()()式，整理后可得：
H L H L p n C L
2V V V V
I I R R --+=+ () 当C L R R =时，可以得到差分输出电压摆幅：
p n
H L L 3
I I V V R +-=
()
对于本设计，C L 100R R ==Ω，p n 3mA I I ≈=，可得：
－()
o u t p
图共模检测电路和共模反馈原理
驱动电路通常采用共模反馈电路来稳定电平的输出共模电压。
一般的做法是通过共模检测电路提取出驱动电路的共模电压和参考共模电压的差值，然后通过反馈结构调整电流源或者电流沉的值来稳定输出共模电压。
目前常用的两种共模电压检测结构如图所示：一种是通过在两个输出端串接两个Ω左右的大电阻[]，从中间抽头提取共模电压；另一种是通过两个差分对直接提取共模电压和参考共模电压的差值[]。
这两种常用结构有三个缺点：)两种结构在提取共模电压时都要连接到的两个输出端，所以会加大输出端节点的寄生电容，降低驱动电路的工作频率。
)两种结构都是直接在输出端提取共模电压，而输出端的共模电压在开关切换的过程中会产生一个跳动电压，这一跳动电压会增加共模反馈回路的稳定时间和影响共模电压稳定效果，甚至影响差模信号的摆幅。
如果将这一跳动电压用大电容滤掉，则会增加反馈环路频率补偿的复杂度，并且大大增加整个电路的芯片面积。
)两种结构的整个共模反馈环路中有周期开闭的开关，只有在开关闭合形成稳定环路后，共模反馈环路才能起作用，这就更进一步增加了反馈环路频率补偿的难度。
在电路设计时，针对这三个缺点，提出了一种基于“主从”()结构的共模设置电路，成功地解决了这三个问题。
高速驱动电路关键单元电路设计
开关控制信号整形电路设计
开关控制信号整形电路具有电平信号过零点调节和开关控制信号整形两种功能。
如图所示，和为相互反相的一对电平输入信号，如果两路信号存在延时，则少许的不一致也会导致过零点不在高、低电平的中点。
过零点位置离中点较远会影响后级整形电路的效果，所以，在开关信号进入整形电路前需要对过零点进行微量调节。
如图虚框所示，在两路输入的第级和第级非门之间加入两组反向相接的非门(正反馈)，可以改善两路输入信号的过零点。
电路实现时，正反馈中非门的远小于信号通路中非门(如图中标示的值)，所以该调节电路只对过零点进行微小的调节。
调节效果如图所示。
in_n
in_p
ph1
ph11
ph2
ph22
I1
I2
N:3/0.18
P:9/0.18
P:24/0.18
P:12/0.18
N:8/0.18
N:4/0.18
P:3/0.18
N:1.2/0.18
P:3/0.18
N:1.2/0.18
N:0.22/0.18
P:0.6/0.18
N:0.22/0.18
P:0.6/0.18
CMOS电平信号过两点调节电路
开关驱动信号
整形电路
图开关控制信号整形电路原理
in_n
in_p
未使用正反馈
使用正反馈
out_p
out_n
out_p
out_n
图过零点调节电路效果
图中的，完成开关输入信号的整形功能。
，的电路结构和整形效果如图所示。
具体工作原理为：在输入信号()从低电平向高电平变化时，由于先导通，所以(的漏极)先向低电平变化，由于后截止，所以(的漏极)后向低电平变化；在输入信号()从高电平向低电平变化时，由于先导通，(的漏极)先向高电平变化，由于后截止，(的漏极)后向高电平变化。
这样就满足了第节介绍的对开关时序的要求。
in
ph11
ph1
24/0.18
12/0.18
8/0.18
4/0.18
ph1
mp21
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mp33
mn36
mn25
in
图开关控制信号整形电路结构及效果。