数字设计原理与实践第三章答案

总扇出＝min（高态扇出，低态扇出）=13 ，高态还有剩余驱动能力
所以高态剩余驱动能力： （20-13）*20µA=140µA
3.56 噪声门限：多大的噪声会使最坏输出电压 被破坏得不可识别

HIGH State Noise Margin : (VOHmin-VIHmin) LOW State Noise Margin : (VILmax-VOLmax)

3.51 CMOS与或非门的速度快。
与或非门
与门

3.60
上拉电阻之前上拉电阻后339opendrain上拉电阻问题有利不利上拉大电阻功耗降低增大低态噪声容限时间常数增加电阻增大高电平噪声容限时间常数减功耗增加开漏形式的电路有以下几个特点
数字逻辑设计习题解答
第三章
王坚 wangjian3630@
3.1 逻辑0 逻辑1以及不确定逻辑
上拉电阻之前
上拉电阻后
3.39 open-drain上拉电阻问题
开漏形式的电路有以下几个特点： 1.利用外部电路的驱动能力，减少IC内部的驱 动， 或驱动比芯片电源电压高的负载。 2.可以将多个开漏输出的Pin，连接到一条线 上。通过一只上拉电阻，在不增加任何器件的 情况下，形成“线与逻辑”关系。这也是I2C， SMBus等总线判断总线占用状态的原理。 3.由于漏级开路，所以后级电路必须接一上拉 电阻，上拉电阻的电源电压就可以决定输出电 平。这样就可以进行任意电平的转换了。 4.漏极开路提供了灵活的输出方式，但是也有 其弱点，就是带来上升沿的延时。因为上升沿 是通过外接上拉无源电阻对负载充电，所以当 电阻选择小时延时就小，但功耗大；反之延时 大功耗小。所以如果对延时有要求，则建议用 下降沿输出。
思考题： 3.42 漏极开路门电路的上拉电阻比标准CMOS 门的p沟道晶体管的“导通”电阻大，和有源上 拉的标准门相比，其低态到高态输出转换时间要 长得多。

R上拉＝ 1.5k，C负载＝ 100pF。 例：漏极开路门电路为HC系列CMOS，
低态时“导通”阻约为 80 ，从高态到低态转换的 时间常数为8ns，然而从低态到高态转换的时间常数为150ns 。
有利 上拉大 电阻
不利
功耗降低 时间常数 增大低态噪 增加 声容限
上拉小 电阻
增大高电 功耗增加 平噪声容限 时间常数减 小
思考？ 3.42中所提到的线与逻辑为什么比单个与门要慢
3.47 N 输入的二极管与门需要N个二极管
VCC
如右图所示N输入的二 极管构成的与门，只要 有一个输入为低电平， 则输出也为低电平，共 有N个二极管

总扇出＝min（高态扇出，低态扇出）=16 ，高态还有剩余驱动能力 所以高态剩余驱动能力：（20-16）*20µA=80µA
74LS驱动74F 低态扇出: IOLMAX/IILMAX =[|8mA/0.6mA|](下取整)=13 高态扇出： IOHMAX/IIHMAX =|-400µA/20µA |=20
CMOS反相器所用的 晶体管数少，因为 CMOS非反相器为2 个CMOS反相器串联 组成， 且CMOS反 相器是CMOS逻辑中 用门最少的。（课本60页）
反向器
3.23如果输出电流为负值，那么是提供电流 还是吸收电流？
输出是提供电流（source） 输入是吸收电流（sink） 因为规定流出节点电流为负，流入节点电流为正。;5.0V
Z
2个NMOS,2个PMOS
A
B

3.9
对于给定的硅面积，CMOS与非门要 CMOS或非门速度要快。N沟道的导通电阻比P 沟道的导通电阻低。
VDD VDD
A
Z A B
NAND NOR
B
Z
3.16 CMOS反向门还是非反向门用的晶体管少？
VDD = +5.0V
Tp VOUT VIN Tn
3-53）
3.37一个斯密特反向触发器：
滞后为VT+ - VT-=0.5V
HIGH
ABNOMAL
LOW
VIHmin VILmax
3.39 open-drain上拉电阻问题
漏极开路输出： 指漏极通常处于悬空状态，电路输出为 高阻态（即断开）。为了使这个器件正 常工作，通常在它的输出端上拉一个电 阻。 则电路内部断开时则输出为高电 平，若内部导通时上拉电阻的另一端则 被拉到地，输出为低电平。
VDD VOHmin
VOLmax VSS
Vout
HIGH Noise Margin Noise Margin LOW
Vin
HIGH
VDD VIHmin VILmax
LOW
VSS
3.57 CMOS驱动TTL
(a)74HCT驱动74LS 低态扇出: IOLMAX/IILMAX=4mA/0.4mA=10 高态扇出：IOHMAX/IIHMAX=400mA/20µA =200 总扇出＝min（高态扇出，低态扇出）=10 所以高态剩余驱动能力： （200-10）*20µA=3800µA (b)74VHCT驱动74S 低态扇出: IOLMAX/IILMAX=8mA/2mA=4 高态扇出：IOHMAX/IIHMAX=8mA /50µA =160 总扇出＝min（高态扇出，低态扇出）=4 所以高态剩余驱动能力： （160-4）*50µA=7800µA
不确定逻辑：电路可将其解释为逻辑0也可以解释为逻辑1
VDD = +5.0V
HIGH
不确定逻辑 VOUT
Tp
VIN
反向器
ABNOMAL
LOW
因此-0.6V,-2.0V是逻辑0 0V,0.7V是逻辑0 1.7V,2.5V,3.3V为逻辑1 1.6V为不确定逻辑2
Tn
3.7 二输入CMOS与非门中晶体管的类型和个数
D1
X1
D2 X2 Dn-1 Xn-1
Y
Y=X1X2...Xn 只要有一个为逻辑0时，输出为逻辑0 所有的为逻辑1时，输出为逻辑1
Dn Xn
3.49 TTL 驱动多个TTL（表3-10）
74LS驱动74AS 低态扇出:IOLMAX/IILMAX=|8mA/-0.5mA|=16 高态扇出：IOHMAX/IIHMAX=|-400µA/20µA |=20