数字逻辑 5：异步步时序逻辑

单输入变化： 单输入变化：
每一时刻仅允许一个输入变量发生变化。 每一时刻仅允许一个输入变量发生变化。
节拍： 节拍：
按输入信号的变化来区别状态转换的节拍。 按输入信号的变化来区别状态转换的节拍。
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脉冲异步时序逻辑分析步骤
写出电路的输出函数和激励函数表达式； 写出电路的输出函数和激励函数表达式； 列出电路次态真值表或次态方程组； 列出电路次态真值表或次态方程组； 作出状态表和状态图； 作出状态表和状态图； 画出时间图并用文字描述电路的逻辑功能； 画出时间图并用文字描述电路的逻辑功能；
每个输入变化后，要稳定一段时间不变， 每个输入变化后，要稳定一段时间不变，以保证电路能进入稳 定状态。 定状态。 不允许两个或两个以上的输入信号同时变化。 不允许两个或两个以上的输入信号同时变化。
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知识点－Ⅱ 知识点－
异步时序电路可分为脉冲型异步时序电路和电平型异步 时序电路。 时序电路。 脉冲型异步时序电路的输入包含脉冲信号， 脉冲型异步时序电路的输入包含脉冲信号，而电平型异 步时序电路的输入仅由电平信号构成。 步时序电路的输入仅由电平信号构成。
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知识点－Ⅴ 知识点－
为了达到多功能的目的，异步计数器往往采用组合结构， 为了达到多功能的目的，异步计数器往往采用组合结构， 即由两个独立的计数器组成。 由模2和模 即由两个独立的计数器组成。如74LS90由模 和模 计 由模 和模5计 数器组成， 由模2和模 计数器组成等。 数器组成，74LS93由模 和模 计数器组成等。 由模 和模8计数器组成等
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74LS90异步计数器管脚图 异步计数器管脚图
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74LS90异步计数器功能表 异步计数器功能表
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知识点－Ⅰ 知识点－
为保证异步时序电路按基本方式工作， 为保证异步时序电路按基本方式工作，对输入信号要加 以限制： 以限制：
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精选习题－ 精选习题－Ⅰ
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精选习题－ 精选习题－Ⅰ
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精选习题－ 精选习题－Ⅰ
《数字逻辑》 第五章·题－Ⅱ
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精选习题－ 精选习题－Ⅱ
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精选习题－ 精选习题－Ⅲ
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精选习题－ 精选习题－Ⅲ
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精选习题－ 精选习题－Ⅲ
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精选习题－ 精选习题－Ⅳ
脉冲异步时序逻辑设计
脉冲异步时序电路的设计方法与同步时序电路设计很相 只是要把各个CP作为输入信号处理 作为输入信号处理， 似，只是要把各个 作为输入信号处理，所以要增加时 钟方程和时钟矩阵。 钟方程和时钟矩阵。 在脉冲异步时序逻辑电路设计时,主要应注意以下两点 主要应注意以下两点： 在脉冲异步时序逻辑电路设计时,主要应注意以下两点：
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知识点－Ⅳ 知识点－
脉冲异步时序逻辑的设计的一般过程与同步时序逻辑电 路设计大体相同。同样分为形成原始状态图和状态表、 路设计大体相同。同样分为形成原始状态图和状态表、 状态化简、状态编码、确定激励函数和输出函数、 状态化简、状态编码、确定激励函数和输出函数、画逻 辑电路图等步骤。 辑电路图等步骤。
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时序条件
基本工作方式： 基本工作方式：
异步时序电路中当且仅当它处于内部稳定状态时， 异步时序电路中当且仅当它处于内部稳定状态时，才允许外 部输入变化。 部输入变化。要求一根或几根输入线上两次跳变之间的时间间隔 不能太小。只有当一次跳变在电路中引起的响应完全结束时， 不能太小。只有当一次跳变在电路中引起的响应完全结束时，才 允许输入电平发生第二次跳变。 允许输入电平发生第二次跳变。
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知识点－Ⅲ 知识点－
脉冲异步时序逻辑的分析步骤： 脉冲异步时序逻辑的分析步骤：
写出电路的输出函数和激励函数表达式； 写出电路的输出函数和激励函数表达式； 列出电路次态真值表或次态方程组； 列出电路次态真值表或次态方程组； 作出状态表和状态图； 作出状态表和状态图； 画出时间图并用文字描述电路的逻辑功能； 画出时间图并用文字描述电路的逻辑功能；
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分析实例
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分析实例
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分析实例
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分析实例
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分析实例
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设计实例
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设计实例
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设计实例
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设计实例
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常用中规模异步计数器
为了达到多功能的目的，异步计数器往往采用组合结构， 为了达到多功能的目的，异步计数器往往采用组合结构， 即由两个独立的计数器组成。 由模2和模 即由两个独立的计数器组成。如74LS90由模 和模 计 由模 和模5计 数器组成， 由模2和模 计数器组成等。 数器组成，74LS93由模 和模 计数器组成等。 由模 和模8计数器组成等
由于不允许两个或两个以上输入端同时为1(用 由于不允许两个或两个以上输入端同时为1(用1表示有脉冲出 1( 所以形成原始状态图和状态表时，若有多个输入信号， 现)，所以形成原始状态图和状态表时，若有多个输入信号， 则只需考虑多个输入信号中仅一个为1的情况。 则只需考虑多个输入信号中仅一个为1的情况。 由于电路中没有统一的时钟脉冲， 由于电路中没有统一的时钟脉冲，因此当存储电路采用带时钟 控制端的触发器时，激励函数的时钟端是作为激励函数处理的。 控制端的触发器时，激励函数的时钟端是作为激励函数处理的。
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逻辑框图
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电平输入和脉冲输入
(level inputs and pulse inputs) )
脉冲输入：其脉冲宽度要有一定限制。 脉冲输入：其脉冲宽度要有一定限制。脉冲之间的间隔 可以不同，但应足够长， 可以不同，但应足够长，以便使电路能够有充足的时间 从非稳态→稳态。 从非稳态→稳态。 电平输入：状态之间的变化(转换) 电平输入：状态之间的变化(转换)是由电平输入的变化 引起的。要求输入变化的时间间隔足够长， 引起的。要求输入变化的时间间隔足够长，以便电路有 充足的时间从非稳态→稳态变化。 充足的时间从非稳态→稳态变化。
第五章 异步时序逻辑
异步时序电路
(asynchronous sequential circuit) )
异步时序电路可分为两类：一类叫脉冲异步时序电路， 异步时序电路可分为两类：一类叫脉冲异步时序电路， 输入是脉冲，存储器件也是触发器， 输入是脉冲，存储器件也是触发器，但触发器不受统一 的时钟限制；另一类是电平异步时序电路，输入是电平， 的时钟限制；另一类是电平异步时序电路，输入是电平， 存储器件是延迟线∆ 表示输入和输出间的延迟量。 存储器件是延迟线∆t， ∆t表示输入和输出间的延迟量。
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