VHDL综合
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EDA 技术实用教程
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VHDL综合
设计过程中的每一步都可称为一个综合环节。
(1) 从自然语言转换到VHDL语言算法表示，即自然语言综合；
(2) 从 算 法 表 示 转 换 到 寄 存 器 传 输 级 (Register Transport Level，RTL)，即从行为域到结构域的综合，即行为综合；
编译器和综合功能比较
C、ASM... 程序
软件程序编译器
COMHDL/VERILOG. 程序
硬件描述语言 综合器
SYNTHESIZER
（b）硬件语言设计目标流程
CPU指令/数据代码： 010010 100010 1100
为ASIC设计提供的 电路网表文件
VHDL综合器运行流程
(3) RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综 合；
VHDL综合
设计过程中的每一步都可称为一个综合环节。
(4) 从逻辑门表示转换到版图表示(ASIC设计)，或转换到 FPGA的配置网表文件，可称为版图综合或结构综合。有 了版图信息就可以把芯片生产出来了。有了对应的配置文 件，就可以使对应的FPGA变成具有专门功能的电路器件。