数字系统的算法描述

0／ 0
START／ sh S0 －／1
1／ 1
S3
S1
－／1
－／1
S2
图3-9 串行加法器控制状态图
2．摩尔型时序电路 摩尔型时序电路的典型结构如图3-10所示。
输入 X
状
组合 电路
态 寄 存
c1k 器
组合 电路
输出 Y
图3-10 摩尔型时序电路的典型结构
图3-10中输入有输入信号X和状态锁存时钟clk，输出只有一 个Y，其输出Y值仅与当前的状态值有关，而与输入X值无关。
累加器存放被加的4位二进制数。累加器的最高位输入与 加法器输出端sumi相连；最低位输出与加法器一个输入端ai相 连。当sh=1时，每个时钟脉冲下降沿到来将使累加器向右移一 位。4个时钟脉冲过后，累加器中将存放两数相加之和。
加数寄存器存放相加的加数，其最低位输出与加法器的另 一个输入端bi相连；另外还和最高位的移位输入端相连，构成 一个循环移位寄存器。sh和clock连接同累加器。
右移 1 位，最低位为“0”，不 加被乘数
右移 1 位，最低位为“0”，不 加被乘数
右移 1 位，最低位为“1”，加 被乘数
右移 1 位，产生乘法结果
被乘数 乘数 0 0000 1001
0101 0 0101 1001
0 0010 1100
0 0001 0110
0 0000 1011 0101
0 0101 1011 0 0010 1101
位信号 序列 0 1 1 1 0 0 1 0 NRZ
Manchester
图3-11 NRZ信号和Manchester信号的时序关系
表3-3 NRZ信号转换成Manchester码的状态表
当前状态
S0 S1 S2 S3
下一个状态
X=0
X=1
S1
S3
S2
－
S1
S3
－
S0
当前输出 Y
0 0 1 1
S0
当前状态
S0 S1 S2 S3
下一个状态
START=0
START=1
S0
S1
S2
S2
S3
S3
S0
S0
当 前 输 出(sh)
START=0
START=1
0
1
1
1
1
1
1
1
从表3-2中可以看到，控制器的输入START只有在S0状态 下才会对输出sh发生影响，它表明该电路一旦启动，一定要做 完4位加法才能使其停止工作。
图的开始和结束，使读者一目了然。一般这两个框可以省略， 而以文字和箭头直接表示，如图3-1所示。
启动
启动
结束
结束
图3-1 启动框和结束框
2．工作框 工作框如图3-2所示。它用一个矩形框表示，在框内用文字 说明该工作框所对应的硬件操作内容及对应的输出信号。
工作框
图3-2 工作框
通常算法流程图与硬件的功能有极好的对应关系，也就是 说，一个工作框的功能应该很容易地映射成为一个较基本的逻 辑电路。图3-3(a)是描述两个二进制数a和b相加，其结果为输出 c的工作框，图3-3(b)则是实现该工作框功能的逻辑电路。在设 计数字系统时，如用算法流程图描述其功能，总要经历由粗至 细逐步细化的过程。所以，在数字系统描述的初期，一个工作 框的功能不一定完全能用一个逻辑电路来实现。但是，随着描 述的逐步细化，设计者应考虑每一个工作框的可实现性，只有 这样，算法流程图最后才能被综合成逻辑电路。
Y 条 件 框 D←1
cnt＝ 7? N
图3-5 条件框
3.1.2 算法流程图描述数字系统实例
为了熟悉算法流程图描述方法，现举几个例子加以说明。
1．串行加法器
串行加法器是利用一位加法器实现两个多位二进制数据相 加的电路。四位串行加法器的算法流程图如图3-6(a)所示，其 对应硬件电路框图如图3-6(b)所示。该四位串行加法器电路由5 部分组成：加法控制电路、累加器、加数寄存器、一位全加器 和进位位寄存器。
2．乘法器
乘法器实现的算法很多，2个4位数乘法的运算过程如表3-1 所示。表中有一个9位寄存器，低4位存放乘数。如果乘数的最 低位(寄存器的最低位)为“1”，则将被乘数加到寄存器的b4～b7 位上；如果为“0”，则不作加法，然后向右移一位。再重复上 述过程，直至将乘数全部移出9位寄存器为止(例中要移4位)。 将这种算法的运算过程用算法流程图来描述，如图3-7 (a)所示， 与该算法流程图对应的硬件电路框图如图3-7(b)所示。该乘法器 由3大部分组成：9位长的累加器ACC、4位加法器和一个乘法控 制电路。乘法控制电路有2个输入信号和5个输出控制信号：
S1
0
0
11
00
S3
S2
1
1
1
图3-12 NRZ信号转换成Manchester码的状态图
clock的时钟周期为码元宽度的二分之一，每个时钟周期 为一个状态，也就是半个码元为一个状态。还应注意， Manchester码的输出相对于NRZ信号的输入将迟后一个时钟周 期。产生这个迟后的原因是，摩尔时序电路在有效时钟边沿到 来以前不能立即响应NRZ信号输入的变化。这是Moore型电路 和Mealy型电路的主要区别。在Mealy型电路中，只要在下一个 时钟脉冲到来以前，输入的变化立即会引起输出的变化。
非归零(NRZ)串行数据信号转换成曼彻斯特(Manchester)串 行数据信号的时序电路就是摩尔型时序电路的典型实例。NRZ 信号和Manchester信号的时序关系如图3-11所示。从它们的时序 关系可以看出，当非归零信号由“1”变成“0”或由“0”变成“1” 时，曼彻斯特信号在一个码元宽度的时间内将维持不变，在其 他情况下，在每个码元中间信号将发生一次变化(由“1”变“0” 或由“0”变“1”)。据此，我们可以画出该串行码转换电路的状 态表和状态转换图如表3-3和图3-12所示。
启动
i←0 Addreg←b ci←0 ACC←a N←4
N START＝ 1? Y
sumi←ai＋ bi＋ ci c i＋ 1←ai bi ci
ACC←ACC/2＋ 8×sumi
i＝ i＋ 1
Y i≤4
N 结束
结 果 存 放 于 ACC中
(a)
图3-6 四位串行加法器 (a) 算法流程图；(b) 对应硬件框图
3．条件输出框
条件输出框描述符如图3-13(c)所示，它用2个半圆的框表示。 上方箭头表示条件值转入的方向，该带箭头的线一定和判断框 的一个分支相连，且继承对应分支的条件值。下方箭头表示转 离方向。框内标注条件的输出信号清单。有多个输出信号时， 输出信号和输入信号同样用空格隔开。
工 作 框 c＝ a＋ b (a)
a
加
法
c
b
器
(b)
图3-3 工作框与硬件之间的对应关系 (a) 工作框；(b) 对应逻辑电路
3．判断框
判断框与程序流程图中所采用的符号一样，用菱形框来描 述。框内应给出判断量和判断条件。根据不同的判断结果，算 法流程图将确定采用什么样的后继操作。判断框必定有两个或 两个以上的后续操作，当后续操作超过3个时可以用若干个判断 框连接来描述。图3-4是用算法流程图中的判断框描述2-4译码 器的示例。输入为a，b；输出为y0，y1，y2，y3。图中用4个判 断框描述该电路的四种不同的后续操作。
Load sh
ACC结 果 876543210
乘 Add
法
控
制 电
4位 加 法 器 Clk cm
乘数
路
Done
START
被乘数
M
(b)
图3-7 乘法器 (a) 乘法器算法流程图；(b) 乘法器硬件电路框图
当启动信号有效(START=“1”)以前应先将乘数装入累加器， 被乘数装入被乘数寄存器(该寄存器图中未画出)，即初始化完 毕。在启动信号有效以后，经4个时钟脉冲，乘法操作完成，其 结果将存于累加器ACC中。
Load--累加器数据装载控制信号； sh--累加器移位控制信号； Add--累加器输出相加信号； Done--乘法结束标志信号； Clk--时钟信号； START——启动控制信号； M--加被乘数控制信号。
表3-1 2个4位二进制数相乘过程
步骤 1 2 3 4 5
操作内容
初始化 9 位寄存器，乘数最低 位为“1”，故加被乘数
判 断 框 a＝ “0”,b＝ “0” N
a＝ “1”,b＝ “0” N
a＝ “0”,b＝ “1” NLeabharlann a＝ “1”,b＝ “1” N
Y y0＝ “0” Y y1＝ “0” Y y2＝ “0” Y y3＝ “0”
图3-4 判断框
4．条件框
条件框用椭圆形符号来表示，如图3-5所示。条件框一定与 判断框的一个分支相连，且仅当该分支条件满足时，条件框中 所表明的操作才被执行。请读者注意，条件框是算法流程图中 所特有的，它可描述硬件操作的并发性。它与软件程序图中的 分支程序不同的是，条件框的操作是与判断结果同时发生的， 如图3-5所示，当cnt=7 时，发光二极管就发亮(D←1)。在时序 上cnt=7和D←1 发生在同一个标定时刻。这和程序中先判别cnt 是否等于7，如果等于7再执行下一条指令，点亮发光二极管 (D←1)的操作过程是有显著区别的。
它必定包含有时序电路。根据时序输出信号产生的机理不同， 时序电路可以分成两类：米勒(Mealy)型和摩尔(Moore)型。
1．米勒型时序电路 米勒型时序电路的典型结构如图3-8所示。
输 入X
组合逻辑
输 出Y
电路
下一个状态状
态
寄
clk
存 器
当前状态
图3-8 米勒型时序电路的典型结构
表3-2 串行加法器控制状态表
N(启 动 信 号 )
控制 电路
sh
C1k
clock
ACC ai
a(3) a(2) a(1) a(0) sh
bi b(3) b(2) b(1) b(0)
sh
&
sumi
全
加
器
ci
c i＋ 1
qd qb clk
(b)
图3-6 四位串行加法器 (a) 算法流程图；(b) 对应硬件框图
加法控制电路产生移位控制信号sh和时钟脉冲clock。当启 动信号START有效时(START=1)，sh=1，该电路还将输出4个时 钟脉冲(clock)，以完成4位二进制数的加法操作。
如前所述，算法流程图常用于数字系统的行为描述，它仅 仅规定了数字系统的一些操作顺序，而并未对操作的时间和操 作之间的关系作出严格的规定。因而它常用于验证数字系统数 学模型的正确性，而对其硬件的可实现性未作更多的关注。
3.2 状态机及算法状态机图描述
3.2.1 状态机分类及其特点 控制器按一定时序关系产生一系列的时序控制信号，因此
进位位寄存器存放上一次加法器相加所产生的进位位结果。 它实际上是一个D触发器。
一位全加器实现2个二进制位的相加，其输入输出连接如 图3-6(b)所示。
需要说明的是，为简化电路，该电路的初始化未包含在所 述电路框图中。
如图3-6(a)所标明的一样，如果算法流程图描述适当，其 各工作框和判断框等都会有较好的对应关系，这样会给电路设 计带来很大的方便。但是，毕竟算法流程图更贴近数字系统的 行为描述，当数字系统较复杂时这种对应关系就不那么紧密了。
备注 M=1 M=0 M=0 M=1
启动
N START＝ 1? Y
ACC←乘 数 MUL←被 乘 数
M＝ 1?
ACC最 低 位 是 否1为
Y
ACC←ACC＋ MUL×16
N ACC←ACC右 移 1位
N
K＝ 1?
移位4次 否 ?
Y 结束
ACC 内 存 放 结 果
(a)
图3-7 乘法器 (a) 乘法器算法流程图；(b) 乘法器硬件电路框图
Mealy型和Moore型时序电路常用于数字系统控制电路的 描述，在许多文献和著作中也称它们为Mealy状态机和Moore 状态机，以表示它们构造电路时的不同机理。
3.2.2 算法状态机流程图的符号及其描述方法
1．状态框
状态框描述符如图3-13(a)所示，它用一个方框表示。上方 的箭头表示进入该状态，箭头的右方标注该状态在系统中的编 码(该编码在系统中是惟一的)。下方箭头表示该状态转离的方 向。方框内标注状态名和输出信号清单，其斜杠(/)左面标注状 态名，斜杠右边标注输出信号清单。有多个输出信号时，输出 信号和输出信号之间用空格分隔。
第3章 数字系统的算法描述
3.1 数字系统算法流程图描述 3.2 状态机及算法状态机图描述 习题与思考题
3.1 数字系统算法流程图描述
3.1.1 算法流程图的符号及其描述方法 算法流程图由若干种描述符号构成，即启动框、工作框、
判断框、条件框、结束框及有向线(带有箭头的连线)等。 1．启动框和结束框 与程序流程图一样，启动框和结束框仅仅表示该算法流程
状态编码 ×××
状态名/ 输出信号清单
Y
N
条件
条件输出信号清单
(a)
(b)
(c)
图3-13 算法状态机图描述符 (a) 状态框；(b) 判断框；(c) 条件输出框
2．判断框
判断框描述符如图3-13 (b) 所示，它用一个菱形框来表示。 上方箭头表示进入该框的方向，左右两个箭头表示根据框内 标明的条件取值不同而转离的方向。条件所取的值将注在箭 线的上方。