并行前缀加法器的研究与实现
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微电子学与计算机
!""! 年第 !" 卷第 #" 期
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! 并行前缀加法器电路特性分析
为了简化三种加法器结构的比较 " 假设加法器 的输入是同时达到 ! 在没有考虑连线延迟和扇出影 响的情况下 "&’ 加法器和 $% 加法器拥有最小的加 法器延迟 " 而 )& 加法器由于其逻辑层次深度多了 一级 " 因此比起 &’ 加法器和 $% 加法器而言 " 延迟 较大 ! 但是随着 *+,’ 工艺的不断发展 " 扇出和连 线对电路延迟的影响已经起着重要的作用 ! 因此 " 评判加法器延迟的大小 " 已经不能够仅仅只关注逻 辑电路层次的多少 " 同时也更要考虑扇出和连线的 影响 ! 在电路中" 一段连线的模型分割成为多个短 线" 其中每一短线可以抽象成为分布式的连线模 型 " 如图 - 所示 ! 其中 " 逻辑输入电容 !"# 输出电阻 #.# 门延迟
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! 引言
众所周知 ! 在高性能微 处 理 器 和 $%& 处 理 器 中 ! 二进制加法 器 的 运 算 时 间 至 关 重 要 ! 加 法 运 算 常常处于高性能处理器运算部件的关键路径中 " 随 着微处理器运算速度的大幅度提高 ! 对快速加法器 的需求也越来越高 " 因此 ! 为了减少进位传输所耗 的时间 ! 提高计算速度 ! 多年以来 ! 人们提出了许多 快速加法器结构 ! 并且以不同的电路设计类型加以 实现
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证明如下 &
在以上三种结构中 !IJ 结构充分利用了前缀计 算所具有的结合律特性 ! 但是没有使用冥等律 * 图 " 中显示了 #< 位加法器的每一级节点之间的互联关 系 * 输入在最顶 层 ! 输 出 在 最 低 层 ! 最 高 位 在 最 左 边 * 图中仅仅显示了横向之间的联系 ! 而没有显示 纵向之间的联系 * 在第一行中 ! 每一个节点用来计 算 % +. ("$ 在后面每行中 !拥有横向连线的节点都是 一个前缀计算节点 $ 最后一行用来计算加法的和 $
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其中 " 第一项是连线电容效应 " 也就是连线的
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同数据宽度的情况下进行性能比较 ! 根据深亚微米 下金属互连线对加法器结构的影响 ! 挑选出适合深 亚微米工艺的加法器结构 %
" 为了进一步提高加法器的运算速度 ! 提出
了 并 行 前 缀 加 法 器 #&)*)++,+ &*,-./ 011,* $ 结 构 ’23!(% 由于采用了简单的标准单元以及规则的内部连接 ! 并行前缀加法器非常适合于 45%6 实现 " 对于目前的并行前缀加法器而言 ! 在逻辑层次 已经最小的情况下 ! 如何进一步提高加法器的性能 是一个关键的问题 " 在影响性能的几个因素中 ! 扇 出 &7)89:; $ 和连线长度在其中起了关键作用 % 当
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并行前缀加法器
对于并行前缀加法器 ! 有如下定义 ’ 两 个 操 作 数 ! I"A"#BBB"#BBB"$J#K% I&A&#BBB&’BBB&$J#% 其
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也具有最大的扇 出 ! 在 最 后 一 级 ! 最 大 扇 出 可 以 达 到 /L"$ 因此 ! 对于 IJ 加法器而言 ! 连线长度与扇出 成为影响延迟的主要因素 $ 如 图 # 所 示 !EF 加 法 器 在 一 定 程 度 上 缓 解 了
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45%6 工艺进入深亚微米工艺阶段的时候 ! 在很多情
况下 ! 连线的作用无论是在面积还是在时序上都起
收稿日期 , !%%!&%F&#F 基金项目 , 国防 - 十五 * 预研课题 &F#2ACA#A#AC $ 西北工业大学研究生创业种子基金 &S"AAFAA!A$
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微电子学与计算机
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计算 ! 这也就意味着上面提到的串行计算可以被分 解为多个并行计算的过程 $ 同时 ! 冥等律允许这些 并行计算的子项相互之间可以重叠 ! 这样就使并行 计算具有很大的灵活性 $ 目前 ! 通常使用的并行前缀加法器有 EF 加法
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微电子学与计算机
!""! 年第 !" 卷第 #" 期
并行前缀加法器的研究与实现
靳战鹏
摘
沈绪榜
罗旻
& 西北工业大学计算机学院 ! 陕西 西安 =#AA=" $ 要 ! 随着微处理器运算速度的大幅度提高 ! 对快速加法器的需求也越来越高 " 当 45%6 工艺进入深亚微米阶
段的时候 ! 很多情况下 ! 无论是在面积还是在时序上连线都起着决定性的作用 " 文章基于不同的 >?@% 工艺 ! 针对 三种不同结构的并行前缀加法器 ! 在不同数据宽度的情况下进行性能比较 ! 根据深 亚 微 米 下 金 属 互 连 线 对 加 法 器 性能的影响 ! 挑选出适合深亚微米工艺的加法器结构 " 关键词 ! 并行前缀加法器 !H% 结构 !57 结构 !GH 结构 中图法分类号 ! P&2E 文献标识码 ! # 文章编号 ! $%""&’()% &!%%!$#"&AE"JAF
着决定性的作用 ’<!=(% 因此 ! 研究加法器中互连线的 作用是非常有必要的 % 本文基于不同的 >?@% 工艺 ’AB#C!D(AB#!!D (
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为了简化三种加法器结构的比较 " 假设加法器 的输入是同时达到 ! 在没有考虑连线延迟和扇出影 响的情况下 "&’ 加法器和 $% 加法器拥有最小的加 法器延迟 " 而 )& 加法器由于其逻辑层次深度多了 一级 " 因此比起 &’ 加法器和 $% 加法器而言 " 延迟 较大 ! 但是随着 *+,’ 工艺的不断发展 " 扇出和连 线对电路延迟的影响已经起着重要的作用 ! 因此 " 评判加法器延迟的大小 " 已经不能够仅仅只关注逻 辑电路层次的多少 " 同时也更要考虑扇出和连线的 影响 ! 在电路中" 一段连线的模型分割成为多个短 线" 其中每一短线可以抽象成为分布式的连线模 型 " 如图 - 所示 ! 其中 " 逻辑输入电容 !"# 输出电阻 #.# 门延迟
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因此 " 总延迟就是每一级逻辑的延迟与每一级 线段延迟的总和 " 即 $151678$759/:;$</=> ! 当不考虑连线延 迟的时候 " 根据文 献 ?@A" 可 以 将 逻 辑 延 迟 模 型 简 化 为 7BCD>E F* 模型 !
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