verilog硬件描述语言 上机
verilog的三种描述方式
Verilog的三种描述方式Verilog是一种硬件描述语言（HDL），用于描述数字电路和系统。
它是一种高级语言，允许工程师以更高层次的抽象来描述电路，从而简化了电路设计和验证过程。
Verilog有三种主要的描述方式，分别是结构描述、行为描述和数据流描述。
本文将详细介绍这三种描述方式，并分析它们的特点和适用场景。
1. 结构描述结构描述是Verilog的一种描述方式，它通过层次结构和模块之间的连接关系来描述电路。
在结构描述中，我们可以使用模块、端口、电路连接和实例化等概念来描述电路的组成和连接方式。
结构描述类似于画出电路图，只需要关注电路的结构和连接关系，而不需要考虑电路的具体功能。
结构描述的语法如下所示：module ModuleName (input wire A, input wire B, output wire C);// 输入端口定义// 输出端口定义// 内部信号定义// 子模块实例化// 逻辑实现endmodule结构描述的特点是清晰明了，易于理解和调试。
通过模块化的设计和层次结构，可以方便地对电路进行分析和调试。
结构描述适用于需要详细描述电路结构和连接关系的场景，比如设计一个复杂的处理器或系统。
2. 行为描述行为描述是Verilog的另一种描述方式，它通过描述电路的功能和行为来实现对电路的描述。
行为描述使用类似于编程语言的语法，可以使用条件语句、循环语句和顺序语句等来描述电路的行为。
在行为描述中，我们可以直接使用Verilog的语法来描述电路的逻辑功能，而不需要关注电路的结构和连接关系。
行为描述的语法如下所示：module ModuleName (input wire A, input wire B, output wire C);// 输入端口定义// 输出端口定义// 内部信号定义// 逻辑实现always @ (A or B) begin// 行为描述endendmodule行为描述的特点是灵活性高，可以方便地实现复杂的逻辑功能。
硬件描述语言 Verilog HDL
`include指令
变量声明（wire,reg及其它类型） 数据流语句（assign） 低层模块的实例 过程块always和initial（包含所有的行为语句） 任务（task）和函数（function）
endmodule; 模块结束语句
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4.3.3 模块和端口
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4.3.3 模块和端口
3．$stop任务和$finish任务
۞ $stop任务使得仿真被挂起（例：暂停仿真以检查 信号值 ）
۞ $finish任务将结束仿真，并退出仿真环境
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4.3.3 系统任务和系统函数
常用的几个系统任务和系统函数：
4．时间函数：$time ，$stime ，$realtime 5．$random函数
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4.4.2 数据类型
2．变量（Variable）类型 （reg、integer、time、real、realtime） 数据存储单元的抽象，下一次赋值前，变量的值保持不变 （1）寄存器（reg）变量类型
۞ 对应具有状态保持作用的硬件电路，如触发器、锁存器等
۞ 声明形式：reg [msb:lsb] reg1,reg2,...regN;
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4.1 HDL简介
4.1.1 关于HDL（硬件描述语言）
使用HDL ۞用一种高级语言来表达大规模集成电路的功能，隐藏
其具体实现的细节，对数字电路和数字逻辑系统能够 进行形式化的描述。 ۞提高逻辑设计效率，降低设计成本，缩短设计周期。 ۞多方位的仿真可以在设计完成之前检测到其错误，减 少设计重复的次数，使第一次投片便能成功实现芯片 成为可能。 ۞使检测各种设计方案变得容易和方便，对方案的修改 只需要修改HDL程序，比修改原理图容易得多。
verilog的三种描述方式
verilog的三种描述方式（最新版）目录1.引言2.Verilog 描述方式概述1.结构描述2.数据流描述3.行为描述4.混合描述3.结构描述1.门级结构描述2.模块级结构描述4.数据流描述1.逻辑关系2.持续赋值语句5.行为描述1.寄存器传输级描述2.状态机描述6.混合描述7.结论正文一、引言Verilog 是一种硬件描述语言，广泛应用于数字电路和模拟混合信号电路的设计验证。
在 Verilog 中，有多种描述方式可以实现逻辑功能，包括结构描述、数据流描述、行为描述和混合描述。
本文将对这些描述方式进行详细介绍。
二、Verilog 描述方式概述1.结构描述：通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的 Verilog 模型。
这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业 IP 模块。
结构描述分为门级结构描述和模块级结构描述。
2.数据流描述：根据信号之间的逻辑关系，采用持续赋值语句描述逻辑电路的行为。
数据流描述关注信号的传输和处理过程，适用于组合逻辑电路的设计。
3.行为描述：通过描述电路的输入输出行为，以及电路内部状态的变化，来实现逻辑功能的描述。
行为描述主要包括寄存器传输级描述和状态机描述。
4.混合描述：结合结构描述、数据流描述和行为描述，实现对逻辑功能的全面描述。
混合描述可以充分利用 Verilog 的各种特性，提高描述的准确性和效率。
三、结构描述1.门级结构描述：通过实例化内置逻辑门或使用自定义模块，构建逻辑电路的结构。
例如，可以使用与门、或门、非门等逻辑门实现组合逻辑电路。
2.模块级结构描述：将具有一定功能的模块进行组合，形成复杂的逻辑电路。
模块可以是自主研发的已有模块，也可以是商业 IP 模块。
四、数据流描述1.逻辑关系：根据信号之间的逻辑关系，使用持续赋值语句进行描述。
例如，对于一个与非门，可以使用`assign #5 neg(a);`语句描述其输出信号与输入信号 a 的逻辑关系。
第八章用Verilog硬件描述语言描述系统
• 强度等级： 除了0，1，x和z以外，变量还允许取其他不同的 强度。它们用在两个或更多个信号同时竞争控制 一个节点的场合，或描述一个实际的电压损失。
8.4 层次化设计
8.5 行为级和RTL级建模
• RTL级集中说明数据在硬件部分之间的移动。 • 行为模型基于说明一组表示一个功能块特点的 并行过程。 • 行为级模型的基础是构造过程（程序）块 • 过程块起始于关键词initial和always。一个initial 在模拟中执行一次，用来建立初始条件及一步 步的数据流动。一个always在模拟期间循环执行 和重复。 • 过程块把两个或更多的语句组合在一起，顺序 执行的语句则插在关键词begin和end之间。 例：
• HDL语言的主要特征
– 既包含一些高层程序设计语言的结构形式，又兼 顾描述硬件线路连接的具体构件。 – 具有并发的特征和具有时序的概念。 – 通过使用结构级或行为级描述可以在不同的抽象 层次描述设计。
• Verilog HDL与VHDL的比较
– VHDL侧重于标准化的考虑，而Verilog HDL则 和EDA工具结合的更为紧密。 – Verilog HDL至今已有20年的历史了，所使用的 资源远比VHDL丰富。 – Verilog HDL是从高级软件C语言发展来的，编 程风格更加简明，容易掌握。 – 目前版本的Verilog HDL和VHDL在行为级抽象 建模的覆盖范围方面也有所不同。Verilog比较 适合算法级，RTL级，逻辑级和门级设计。而 VHDL更适合特大型系统级的设计。
• HDL的最新发展
– OO－VHDL即面向对象的VHDL – DE－VHDL（Duke Extended VHDL） – 软硬件协调设计和系统设计
• 目前可取可行的策略和方式
VerilogHDL硬件描述语言HardwareDescriptionLanguage
状态机设计实例
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状态机设计实例
综合结果
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Mealy 型有限状态机的verilog描述
时序输出
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Mealy 型有限状态机的verilog描述
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有限状态机设计的一般步骤：
1)逻辑抽象，得出状态转换图。
就是把给出的一个实际逻辑关系表示为时序逻辑函数，可以用状态 转换表来描述，也可以用状态转换图来描述。这就需要：
• 分析给定的逻辑问题，确定输入变量、输出变量以及电路的状 态数。通常是取原因（或条件）作为输入变量，取结果作为输 出变量。
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Moore型有限状态机
描述－2：组合电路输出
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Moore型有限状态机的verilog描述
描述－2：综合结果
只推导出两个触发器，用于保存状态机的状态值（Moorestate）。
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Mealy型有限状态机的verilog描述
组合电路输出
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Mealy型有限状态机的verilog描述
推导出两个触发器用于保存状态机的状态值（Mealystate）。 描述Mealy状态机的最佳方式之一是使用两条always语句，一条用于描述 时序逻辑，一条用于描述组合逻辑（包括次态逻辑和输出逻辑），输入上 的任何变化都会直接影响被描述成组合逻辑的输出。
• 究竟转向哪一状态还是留在原状态不但取决于各个输 入值，还取决于当前所在状态。
• 有限状态机分为Mealy型有限状态机，和Moore型有限 状态机。
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Moore型 有限状态机
输出由状态决定，与输入信号无关
下一个 下一状态 状态 现状态
状态逻辑
寄存器
组合逻辑
时序逻辑
输出电路
硬件描述语言Verilog HDL
6.2 Verilog HDL 入门 6.2.1 Verilog HDL 的基本结构 6.2.2 简单 Verilog HDL 实例
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6.2.1 Verilog HDL的基本结构
Verilog 使用大约100个预定义的关键词定义该语言的结构 1. VerilogHDL 程序由模块构成。每个模块的内容都是嵌在关键词module和 endmodule两个语句之间。每个模块实现特定的功能。 2. 每个模块先要进行端口的定义，并说明输入（input) 、输出（output)和 双向（inout)，然后对模块功能进行描述。 3. 除了endmodule语句外，每个语句后必须有分号。 4. 可以用/* --- */和//…..，对VerilogHDL程序的任何部分做注释。
例 2选1数据选择器的程序实例
a
0 out
b
1
sel
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module mux2_1(out, a, b, sel) ;
output out;
数
input a, b; input sel;
assign out= sel ? b : a;
据 流 描 述
endmodule
module mux2_1(out, a, b, sel) ;
VHDL 和Verilog 的功能较强，属于行为(功能)描述语言。两种HDL均为IEEE标准。 特别是Verilog HDL的语法来源于C语言，它较 VHDL 好用好学。
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6.1 概 述 6.2 Verilog HDL入门 6.3 Verilog HDL基本语法规则 6.4 Verilog HDL结构级建模 6.5 Verilog HDL数据流建模 6.6 Verilog HDL行为级建模 6.7 数字钟电路设计
第3章Verilog硬件描述语言-FSM设计举例
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表1 USB与AES接口模块外部信号说明
信号名称
传输方向 信号含义
clk
输入
rst
输入
load
输出
address<7：0> 输出
keyexpen keyexprdy staenc stadec encdecrdy din<15：0>
输出 输入 输出 输出 输入 输出
时钟信号 复位信号，1有效。 数据装载使能信号，用于控制输入明/密文、密 钥、S盒配置数据等，1有效。 寄存器或RAM地址，用于表示明文/密文/密钥 寄存器、S盒RAM单元。 密钥扩展使能信号，1有效。 密钥扩展完成标识信号，1有效。 开始加密使能信号，1有效。 开始解密使能信号，1有效。 加/解密运算完成标识信号，1有效。 接AES输入数据总线，用于输入明/密文、密钥、 配置数据等。
SLOE、SLRD、 FIFOADR<1:0>
load、address、din、SLOE、 SLRD、FIFOADR<1:0>
load、address、din、SLOE、 SLRD、FIFOADR<1:0> 11
状态转移及控制信号取值表(续1)
当前状态
S2 S2 S3
当前输入
下一状态
密钥扩展结束 S0 密钥扩展没结束 S2 加密S盒配置结束 S0
load、address、din、SLOE、 SLRD、FIFOADR<1:0>
stadec
stadec
shift、FD<15:0>、SLWR、 FIFOADR<1:0>
shift、FD<15:0>、SLWR、
FIFOADR<1:0>
硬件描述语言verilog_HDL基础
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1.4 Verilog 目前的应用情况和适用的设计
Verilog 较为适合系统级(System)、算法 级(Alogrithem)、寄存器传输级(RTL)、逻辑 (Logic)、门级(Gate)和电路开关级(Switch)的
设计，而对于特大型（千万门级以上）的系 统级(System)设计，则VHDL更为合适。
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1.5 采用 Verilog HDL 设计复杂数字电路的优点
1.5.1 传统设计方法——电路原理图输入法
采用电路原理图输入法进行设计，周期长、需 要专门的设计工具、需手工布线等。这种低水平的 设计方法大大延长了设计周期。
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1.5.2 Verilog HDL 设计法与传统的电路 原理图输入法的比较
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什么是硬件描述语言
具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级 编程语言
这种特殊结构能够：
描述电路的连接 描述电路的功能 在不同抽象级上描述电路 描述电路的时序 表达具有并行性
HDL主要有两种：Verilog和VHDL
Verilog起源于C语言，因此非常类似于C语言，容易掌握 VHDL格式严谨 VHDL出现较晚，但标准化早。IEEE 1706-1985标准。
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概述
Verilog HDL行为描述语言具有以下功能：
• 可描述顺序执行或并行执行的程序结构。 • 用延迟表达式或事件表达式来明确地控制过程的启动时间。 • 通过命名的事件来触发其它过程里的激活行为或停止行为。 • 提供了条件如if-else、case、循环程序结构。 • 提供了可带参数且非零延续时间的任务(task)程序结构。 • 提供了可定义新的操作符的函数结构(function)。 • 提供了用于建立表达式的算术运算符、逻辑运算符、位运算 符。 • Verilog HDL语言作为一种结构化的语言也非常适合于门级 和开关级的模型设计。
硬件描述语言实验
《硬件描述语言》实验指导书南通大学电子信息学院2008 年 2 月1、目的和任务《硬件描述语言》是一门侧重于数字电子系统的设计和测试方法的课程，它的上机实验是教学中的一个重要环节。
通过上机学习，学生不仅可以系统地复习、巩固该课程的基本理论，而且培养学生解决问题能力和创新能力，同时为该课程的课程设计作准备。
2、教学基本要求（1）、熟练使用 EDA 软件（Quartus II、ModelSim）；（2）、掌握用 Verilog HDL 实现组合逻辑电路和时序逻辑电路的方法。
3、实验条件（1）、PC 机、Quartus Ⅱ软件和 ModelSim软件（2）、GW48型 EDA 实验开发系统（EP1K30TC144-3）4、实验内容序号实验内容1 实验一设计工具的使用2 实验二组合逻辑电路设计（一）3 实验三组合逻辑电路设计（二）4 实验四总线与总线操作5 实验五时序逻辑电路设计（一）6 实验六时序逻辑电路设计（二）5、实验成绩实验成绩的评定由实验的验收等级和实验报告等级两个部分组成，各占50%。
实验的验收等级和实验报告等级均采用 5 个等级，即优、良、中、及格和不及格。
实验成绩占本课程平时成绩的50%。
实验一设计工具的使用1、实验目的与要求掌握在 Quartus Ⅱ开发环境下，运用硬件描述语言输入法对“三人表决器”进行设计输入、编译、调试和仿真的方法。
“三人表决器”电路的输入为 SW1、SW2 和 SW3，输出为 L3 和 L4，位宽均为 1 位。
当SW1、SW2 和 SW3中有超过2个以上的输入为1时，要求熟悉整个设计流程，从打开、建立文档、编辑、编译、建立激励信号波形及最后仿真的整个过程。
2、实验内容（1）在Quartus Ⅱ开发环境下，建立工程，并将三人表决器的硬件描述语言程序输入；（2）完成编译、调试和仿真，分析实验仿真结果，并判断其正确性。
3、教学形式（1）本实验为验证型实验，学生在实验前预习实验指导书；（2）指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）实验结束之后，学生按照实验报告的书写格式自行完成实验报告。
Verilog硬件描述语言Verilog HDL设计方法概述
建 模 能 力 的 比 较
1.4 Verilog HDL目前的应用情况 和适用的设计
在美国，在高层逻辑电路设计领域Verilog HDL和 VHDL的应用比率是60％和40％，在其它地区各为 50％。Verilog HDL是专门为复杂数字逻辑电路和 系统的设计仿真而开发的，本身就非常适合复杂 数字逻辑电路和系统的仿真和综合。由于Verilog HDL在其门级描述的底层，也就是在晶体管开关的 描述方面比VHDL有强得多得功能，所以即使是 VHDL的设计环境，在底层实质上也是由Verilog HDL描述的器件库所支持的。
近年来，FPGA和ASIC的设计在规模和复杂度 方面不断取得进展，而对逻辑电路及系统的设 计的时间要求却越来越短。这些因素促使设计 人员采用高水准的设计工具，如：硬件描述语 言(Verilog HDL或VHDL)来进行设计。
1.5.2. Verilog HDL设计法与传统的电路 设计法与传统的电路 原理图输入法的比较
采用电路原理图输入法进行设计，具有设计 的周期长，需要专门的设计工具，需手工布线等 缺陷。 而采用Verilog HDL设计时具有以下优点： 1、设计者可以在非常抽象的层次上对线路进 行描述而不必选择特定的制造工艺。逻辑综合工 具可以将设计自动转换成任意一种制造工艺版图。 如果出现新的制造工艺，设计者不必对电路进行 重新设计，只要将RTL级描述输入综合工具，即可 生成针对新工艺的门级网表。（工艺无关性）。
硬核(Hard Core) 在某一种专用半导体集成电路 工艺的（ASIC）器件上实现的经验证是正确的 总门数在5000门以上的电路结构掩膜，称之为 “硬核”。 为了逻辑电路设计成果的积累，和更快更好地 设计更大规模的电路，发展软核的设计和推广 软核的重用技术是非常有必要的。新一代的数 字逻辑电路设计师必须掌握这方面的知识和技 术。
蔡觉平老师,verilog上机作业解析
上机作业题目2：简述begin-end 语句块和fork-join 语句块的区别，并写出下面信号对应的程序代码begin-end 语句块和fork-join 语句块的区别：1、执行顺序：begin-end 语句块按照语句顺序执行，fork-join 语句块所有语句均在同一时刻执行；2、语句前面延迟时间的意义：begin-end 语句块为相对于前一条语句执行结束的时间，fork-join 语句块为相对于并行语句块启动的时间；3、起始时间：begin-end 语句块为首句开始执行的时间，fork-join 语句块为转入并行语句块的时间；4、结束时间：begin-end 语句块为最后一条语句执行结束的时间，fork-join 语句块为执行时间最长的那条语句执行结束的时间；5、行为描述的意义：begin-end 语句块为电路中的数据在时钟及控制信号的作用下，沿数据通道中各级寄存器之间的传送过程。
fork-join 语句块为电路上电后，各电路模块同时开始工作的过程。
程序如下： module b(a,b); output a,b; reg a,b; initial begin a=0; b=1; #10 a=1; fork b=0; #10 b=1; #20 a=0; join#10 b=0; #10 a=1; b=1; endendmoduleA B题目3.分别用阻塞和非阻塞赋值语句描述如下图所示移位寄存器的电路图。
D Q D Q dinclk D Q D Qout3out2out1out0程序如下：module block1(din,clk,out0,out1,out2,out3); input din,clk;output out0,out1,out2,out3;reg out0,out1,out2,out3;always@(posedge clk)beginout3=out2;out2=out1;out1=out0;out0=din;endendmodulemodule non_block1(din,clk,out0,out1,out2,out3); input din,clk;output out0,out1,out2,out3;reg out0,out1,out2,out3;always@(posedge clk)beginout0<=din;out1<=out0;out2<=out1;out3<=out2;endendmodule题目4：设计16位同步计数器要求：（1）分析16位同步计数器结构和电路特点；（2）用硬件描述语言进行设计；（3）编写测试仿真并进行仿真。
《Verilog HDL硬件描述语言》实验教学大纲
《Verilog HDL硬件描述语言》实验教学大纲
课程代码：MICR3001
课程名称：Verilog HDL硬件描述语言
英文名称：Verilog HDL
实验室名称：微电子实验室
课程学时：72实验学时：18
一、本课程实验教学目的与要求
通过实验要求学生掌握用Verilog HDL硬件描述语言进行集成电路设计的流程和方法。
学会使用Max+plusⅡ，QuartusⅡ设计软件，掌握从HDL源代码的输入→编译→仿真→管脚锁定→下载全过程。
学会用ModelSim设计软件，用Verilog HDL编写测试码对设计模块进行仿真。
二、主要仪器设备及现有台套数
PC，现有35台; EDA实验箱，25套;
1、实验报告：有设计代码，仿真结果，管脚排列，验证结果。
2、考核方式：
（1）实验课的考核方式：教师验收评定成绩。
（2）实验课考核成绩:根据实验完成情况和实验报告是否完整确定，实验课成绩占课程总成绩的10%。
五、实验教材、参考书
1、教材：在编
2、参考书：J.Bhasker著，夏宇闻等译《Verilog HDL入门》.北京航空航天大学出版社.2008出版。
Verilog硬件描述语言
Verilog HDL硬件描述语言2.1 Verilog HDL概述2.1.1 Verilog HDL的特点Verilog HDL和VHDL一样，是目前大规模集成电路设计中最具代表性、使用最广泛的硬件描述语言之一。
作为硬件描述语言，Verilog HDL具有如下特点：1. 能够在不同的抽象层次上，如系统级、行为级、RTL（Register Transfer Level）级、门级和开关级，对设计系统进行精确而简练的描述；2. 能够在每个抽象层次的描述上对设计进行仿真验证，及时发现可能存在的设计错误，缩短设计周期，并保证整个设计过程的正确性；3. 由于代码描述与具体工艺实现无关，便于设计标准化，提高设计的可重用性。
如果有C语言的编程经验，只需很短的时间内就能学会和掌握Verilog HDL，因此，Verilog HDL可以作为学习HDL设计方法的入门和基础。
2.1.2 Verilog HDL的基本结构Verilog HDL描述是由模块（module）构成的，每个模块对应的是硬件电路中的逻辑实体。
因此，每个模块都有自己独立的功能或结构，以及用于与其它模块之间相互通信的端口。
例如，一个模块可以代表一个简单的门，一个计数器，一个存储器，甚至是计算机系统等。
例2-1-1 加法器的verilog描述module adder (in1, in2, sum);input in1,in2;output [1:0] sum;wire in1,in2;reg [1:0] sum;always @ (in1 or in2)beginsum=in1+in2;endendmodule从这个例子中可以看出，一段完整的代码主要由以下几部分组成：可以了解到一些基本信息，如代码中加法器的主要功能、设计工程师、完成的日期及版本。
例2-1-1的模块名是adder，有两个输入端口in1，in2和一个输出端口sum。
其中，输入信号是一位的，其数据类型声明为连线型(wire)；输出是两位的寄存器类型。
Verilog 硬件描述语言参考手册-北航夏宇闻经典教程
VectorReg[Bit] = Expression; VectorReg[MSB:LSB] = Expression; Memory[Address] = Expression; assign Reg = Expression deassign Reg;
TaskEnable(...);
3
disable TaskOrBlock; EventName;
if (Condition) ...
else if (Condition)
...
else ...
case (Selection) Choice1 : ... Choice2, Choice3 : ... default : ... endcase
d for (I=0; I<MAX; I=I+1) e ... r repeat (8)
R ----------------------------------------------------------------------------Un 典型的 Verilog 模块的结构：
module M (P1, P2, P3, P4); input P1, P2; output [7:0] P3; inout P4; reg [7:0] R1, M1[1:1024]; wire W1, W2, W3, W4; parameter C1 = “This is a string”; initial begin : 块名 // 声明语句
4
Ÿ 如上面的许多例子所示，用一层层缩进的格式来写。 Ÿ 用户定义变量名的大小写应自始至终一致（例如，变量名第一个字母大写）。 Ÿ 用户定义变量名应该是有意义的，而且含有一定的有关信息。而局部名（例如循环变量）
蔡觉平老师西电Verilog HDL上机大作业(硬件描述语言)_微电子学院
《Verilog HDL 数字集成电路设计原理与应用》上机作业班级：******* 学号：******* 姓名：*******题目1：数字集成电路的verilog HDL 描述与仿真。
要求：（1）学习使用Modelsim 设计和仿真软件； （2）练习教材7.2.1中的例子；（3）掌握设计代码和测试代码的编写； （4）掌握测试仿真流程；（5）掌握Modelsim 软件的波形验证方式。
解答：题目2： 简述begin-end 语句块和fork-join 语句块的区别，并写出下面信号对应的程序代码A B解答：（1）begin-end语句块和fork-join语句块的区别：1、执行顺序：begin-end语句块按照语句顺序执行，fork-join语句块所有语句均在同一时刻执行；2、语句前面延迟时间的意义：begin-end语句块为相对于前一条语句执行结束的时间，fork-join语句块为相对于并行语句块启动的时间；3、起始时间：begin-end语句块为首句开始执行的时间，fork-join语句块为转入并行语句块的时间；4、结束时间：begin-end语句块为最后一条语句执行结束的时间，fork-join 语句块为执行时间最长的那条语句执行结束的时间；5、行为描述的意义：begin-end语句块为电路中的数据在时钟及控制信号的作用下，沿数据通道中各级寄存器之间的传送过程。
fork-join语句块为电路上电后，各电路模块同时开始工作的过程。
（2）程序代码：Begin-end语句：module initial_tb1；reg A,B;initialbeginA=0;B=1;#10 A=1;B=0;#10 B=1;#10 A=0;#10 B=0;#10 A=1;B=1;endendmoduleFrk-join语句：module wave_tb2;reg A,B;parameter T=10;initialforkA=0;B=1;#T A=1;B=0;#(2*T) B=1;#(3*T) A=0;#(4*T) B=0;#(5*T) A=1;B=1;joinendmodule题目3. 分别用阻塞和非阻塞赋值语句描述如下图所示移位寄存器的电路图。
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《硬件描述语言》上机作业西电微电子\第一题：用Verilog语言的结构描述和行为描述分别设计下面的电路。
A[0] Array B[0]A[1]B[1]A[2]B[2]结构描述：电路设计：module hw1(A,B,Y); input[2:0] A,B;output Y;wire w1,w2,w3;xor U1(w1,A[0],B[0]);xor U2(w2,A[1],B[1]);xor U3(w3,A[2],B[2]);nor U4(Y,w1,w2,w3);endmodule仿真测试：module test_hw1;reg[2:0] A,B;wire Y;hw1 U1(A,B,Y);initialbeginA=3'b000;B=3'b000;#50 A=3'b000;B=3'b000;#50 A=3'b111;B=3'b111;#50 A=3'b000;B=3'b110;#50 A=3'b111;B=3'b000;#50 A=3'b110;B=3'b110;#50 A=3'b011;B=3'b010;#50 A=3'b001;B=3'b011;#50 A=3'b111;B=3'b010;#50 $stop;endinitial $monitor($time,"\tA=%d\tB=%d\tY=%d",A,B,Y); Endmodule行为描述：电路设计：module hw2(A,B,Y);input[2:0] A,B;output Y;wire Y;assign Y=~((A[0]^B[0])||(A[1]^B[1])||(A[2]^B[2])); endmodule仿真测试：module test_hw2;reg[2:0] A,B;wire Y;hw2 U1(A,B,Y);initialbeginA=3'b000;B=3'b000;#50 A=3'b000;B=3'b000;#50 A=3'b111;B=3'b111;#50 A=3'b000;B=3'b110;#50 A=3'b111;B=3'b000;#50 A=3'b110;B=3'b110;#50 A=3'b011;B=3'b010;#50 A=3'b001;B=3'b011;#50 A=3'b111;B=3'b010;#50 $stop;endinitial $monitor($time,"\tA=%b\tB=%b\tY=%b",A,B,Y); endmodule第二题：参数化电路设计1. 用行为描述方式实现下图所示的具有“one -hot”（独热）状态的环形计数器。
要求使用参数化的模块。
parameter SIZE =3; input clock, reset;output [SIZE -1:0]counter;说明：低电平同步复位，此时counter 最低位为“1”，其余位均为“0”。
clk ]res et]]2. 编写测试程序来验证该模块的正确性，要求测试对象是一个5位的独热状态环形计数器。
电路设计：module hw3(counter,clock,reset); parameter SIZE =3; input clock,reset; output[SIZE-1:0]counter; reg[SIZE-1:0]counter;always@(posedge clock)if(reset)counter<=1;elsecounter<={ counter[0],counter[SIZE-1:1]};endmodule仿真测试代码：module test_hw3;reg clock,reset;wire counter;hw3 U1(counter,clock,reset);always#50 clock=~clock;initialbeginclock=0;#20 reset=1;#40 reset=0;#500 $stop;endinitialbegin$monitor($time,"\tclock=%b\treset=%b\tcounter=%b",clock,reset,counter );endendmodule第三题：计数器设计1．用DFF实现二分频；要求：（1）画出数字电路原理图；（2）采用行为描述方式实现DFF，其中DFF具有异步清零功能；电路设计：module hw4(Q,clk,reset);output Q;input clk,reset;reg Q;always@(posedge clk or reset)if(!reset)Q<=1'b0;elseQ=~Q;endmodule仿真测试：module test_hw4;wire Q;reg clk,reset;hw4 U1(Q,clk,reset);always #50 clk=~clk;initialbeginreset=0; clk=0;#10 reset=1;#30 reset=0;#10 reset=1;#500 $finish;endinitial$monitor($time,"\treset=%b\tclk=%b\tQ=%b",reset,clk,Q); endmodule2．用VERILOG写一段代码，实现10进制计数器。
电路设计：module hw5 (clk,rst,counter_1,counter_10);input clk,rst;output[3:0]counter_1,counter_10;reg[3:0]counter_1,counter_10;always @(posedge clk or negedge rst)if(!rst)begincounter_1<=4'b0000;counter_10<=4'b0000;endelse if(counter_1!=4'b1001)counter_1<=counter_1+4'b0001;else if(counter_10!=4'b1001)begincounter_1<=4'b0000;counter_10=counter_10+4'b0001;endelsebegincounter_1<=4'b0000;counter_10<=4'b0000;endendmodule仿真测试：module hw5_test;reg clk;reg rst;wire[3:0]counter_1,counter_10;hw5 U1 (clk,rst,counter_1,counter_10);initialbeginclk=0;rst=1;#30 rst=0;#90 rst=1;endalways#50 clk=~clk;endmodule第四题：组合电路设计1．A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。
电路设计：module hw6(a,b,c,d,e,f);input a,b,c,d,e;output f;wire f;wire w0,w1,w2,w3,w4,w5,w6,w7,w8,w9;nand n0(w0,a,b,c),n1(w1,a,b,d),n2(w2,a,b,e),n3(w3,a,c,d),n4(w4,a,c,e),n5(w5,a,d,e),n6(w6,b,c,d),n7(w7,b,c,e),n8(w8,b,d,e),n9(w9,c,d,e);nand(f,w0,w1,w2,w3,w4,w5,w6,w7,w8,w9);endmodule仿真测试：module hw6_test;reg a,b,c,d,e;wire y;hw6 test(.f(y),.a(a),.b(b),.c(c),.d(d),.e(e));initialbegin{a,b,c,d,e}=5'b01011;#10 {a,b,c,d,e}=5'b00100;#10 {a,b,c,d,e}=5'b01101;#10 {a,b,c,d,e}=5'b00000;#10 {a,b,c,d,e}=5'b01001;#10 {a,b,c,d,e}=5'b11111;#10 {a,b,c,d,e}=5'b11110;endinitial $monitor($time,"abcde:%b f:%b",{a,b,c,d,e},y);endmodule2．设a,b,c,d四个数，按从小到大的顺序重新排列并输出到ra,rb,rc,rd中。
需在Verilog HDL描述中使用任务（task）。
电路设计：module hw7(a,b,c,d,ra,rb,rc,rd);input [3:0]a,b,c,d;output [3:0]ra,rb,rc,rd;reg[3:0] ra,rb,rc,rd;reg [3:0] b1,b2,s1,s2,m1,m2;always @(a,b,c,d)begincompare(a,b,b1,s1);compare(c,d,b2,s2);compare(b1,b2,rd,m1);compare(s1,s2,m2,ra);compare(m1,m2,rc,rb);endtask compare;input [3:0]x,y;output [3:0]b,s;if(x>y)beginb=x;s=y;endelsebeginb=y;s=x;endendtaskendmodule仿真测试：module hw7_test;reg [3:0]a,b,c,d;wire [3:0]ra,rb,rc,rd;hw7 U1(a,b,c,d,ra,rb,rc,rd);initialbegina<=1;b<=5;c<=10;d<=3;#100 a<=8;b<=5;c<=6;d<=9;#100 a<=5;b<=9;c<=6;d<=3;#100 a<=10;b<=3;c<=3;d<=5;endinitial $monitor("a:%d b:%d c:%d d:%d ra:%d rb:%d rc:%d rd:%d",a,b,c,d,ra,rb,rc,rd);endmodule第五题：状态机设计1.设计一个接受1，2，5分钱的卖报机，每份报纸5分钱，并考虑找零。