基于Quartus六十进制计数器的设计说明
六十进制计数器
EDA技术实验项目报告项目题目: 六十进制计数器姓名：院系：专业：学号：指导教师：综合成绩：完成时间: 年月日一、项目实验内容摘要利用QuartusII软件建立元件符号，利用自己建立的元件符号完成图层并实现预先想要实现的功能。
二、项目实验源代码六十进制计数器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter60 ISPORT(CLK,BCD1WR,BCD10WR,CIN:STD_LOGIC;CO:OUT STD_LOGIC;DATAIN:IN STD_LOGIC_VECTOR (3 DOWNTO 0);BCD1:OUT STD_LOGIC_VECTOR (3 DOWNTO 0);BCD10:OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END counter60;ARCHITECTURE RTL OF counter60 ISSIGNAL BCD1N:STD_LOGIC_VECTOR (3 DOWNTO 0);SIGNAL BCD10N:STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINBCD1<=BCD1N;BCD10<=BCD10N;PROCESS (CLK,BCD1WR) --个位数处理进程BEGINIF (BCD1WR='1') THENBCD1N<=DATAIN;ELSIF (CLK'EVENT AND CLK='1') THENIF (CIN='1') THENIF (BCD1N=9) THENBCD1N<="0000";ELSEBCD1N<=BCD1N+1;END IF;END IF;END IF;END PROCESS;PROCESS (CLK,BCD10WR) --十位数处理进程BEGINIF (BCD10WR='1') THENBCD10N<=DATAIN (3 DOWNTO 0);ELSIF (CLK'EVENT AND CLK='1') THENIF (CIN='1' AND BCD1N=9) THENIF (BCD10N=5) THENBCD10N<="0000";ELSEBCD10N<=BCD10N+1;END IF;END IF;END IF;END PROCESS;PROCESS (BCD10N,BCD1N,CIN) --进位位处理进程BEGINIF (CIN='1' AND BCD1N=9 AND BCD10N=5) THENCO<='1';ELSECO<='0';END IF;END PROCESS;END RTL;译码器library ieee;use ieee.std_logic_1164.all;entity disp isport(d:in std_logic_vector(3 downto 0);q:out std_logic_vector(6 downto 0));end disp;architecture disp_arc of disp isbeginprocess(d)begincase d iswhen "0000"=>q<="0111111";when "0001"=>q<="0000110";when "0010"=>q<="1011011";when "0011"=>q<="1001111";when "0100"=>q<="1100110";when "0101"=>q<="1101101";when "0110"=>q<="1111101";when "0111"=>q<="0100111";when "1000"=>q<="1111111";when "1001"=>q<="1101111";when others=>q<="0000000";end case;end process;end disp_arc;数据选择器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux2 ISPORT(a,b: IN STD_LOGIC_VECTOR(6 downto 0);sel: IN STD_LOGIC;c:OUT STD_LOGIC_VECTOR(6 downto 0));END mux2;ARCHITECTURE example OF mux2 ISBEGINPROCESS(sel)BEGINIF(SEL='1')THENc<=a;ELSEc<=b;END IF;END PROCESS;END example;三、项目实验工具软件的选用以及实验过程（一）实验工具软件：1、EDA2000实验箱（其他厂家具有同等配置试验箱均可），主要使用：输入：DIP拨码开关3位、输出：LED灯；2、主芯片：EP1K1OTC100-3（大于此规模的芯片亦可）；3、计算机与QUARTUS 软件；（二）实验过程:利用Quartus Ⅱ平台进行一般数字系统设计实验主要由以下步骤组成。
60进制计数器设计(VHDL)
《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227指导教师：高金定老师记分及评价：一、实验名称实验6：60进制计数器设计二、任务及要求【大体部份】4分一、在QuartusII平台上，采用文本输入设计方式，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。
二、设计完成后生成一个元件，以供更高层次的设计挪用。
3、实验箱上选择适当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
【发挥部份】1分在60进制基础上设计6进制计数器，完成时序仿真。
三、实验程序library ieee;use jinzhi60 isport(clk:in std_logic;co:out std_logic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0));end entity jinzhi60;architecture art of jinzhi60 isbeginco<='1'when(qh="0101"and ql="1001")else'0';process(clk)beginif(clk='1')thenif(ql=9)thenql<="0000";if(qh=5)thenqh<="0000";elseqh<=qh+1;end if;elseql<=ql+1;end if;end if;end process;end architecture art;四、仿真及结果分析由以上代码编译，仿真，取得一下时序仿真波形图。
用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。
60进制计数器设计说明
由200HZ，5V电源供给。
作高位芯片与作低芯片位之间级联。
4)两个芯片间的级联。
2.六十进制计数器设计描述2.1设计的思路1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1 时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，LD=0时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表3)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5-4 74LS192的引脚排列及逻辑符号（a）引脚排列 (b) 逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 00 0××d c b a d c b a0 11××××加计数1 1 ××××减计数4)利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个六进制计数器。
5)如下图：2.2设计的实现1)两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
六十进制计数器的仿真与设计
肈腿2.3.1.1同步十进制计数器74LS160逻辑框图如图2所示。
蒄羁图2同步十进制计数器 74LS160膁各引出端功能为：RCO为进位输出端；QD—QA为计数器的输入端；D C B A为计数器的并行输入端；CLK为时钟脉冲输入端；ENF、ENT为计数器的控制端，均为高电平时为计数状态，否则为保持状态；~LOAD为同步并行置数允许端（低电平有效）；~CLR为异步清零端（低电平有效）。
艿其逻辑功能如表一所示。
表中×表示任意状态，0表示低电平，1表示高电平，↑表示时钟脉冲的上升沿。
袅2.3.1.2 74LS160D十进制计数器蚃74LS160 是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器袀其功能表如下：芇2.3.1.4非门74LS04D逻辑框图如图：袄蚁图4非门74LS04D逻辑框图羈原理说明：莇非门逻辑关系：Y=(A)’芄2.3.1.5提供、用于计数的发光二极管如图5所示高电平的电压源如图6所示时钟脉冲源如图7所示及译码显示器如图8所示莃羁图5用于计数的发光二极管蒇蚅袁螀图6提供高电平的电压源图7时钟脉冲源如所示薇莆羄图9 protel DXP软件的原理框图莀通过protel DXP绘制的60进制计数器原理图由两个数码显示管、两个芯片以及插线组成，将会实现60进制计数器的显示完成。
所完成的数字将会在数码显示管上面显示出来。
蚈2.4六十进制计数器仿真原理图肈六十进制计数器仿真原理图如图9所示。
蚃螄图10 60进制计数器仿真原理图聿六十进制计数器主要测试点:蒆观察数码显示器，计数状态从0～59，再从0开始计数，并有译码显示并产生进位输出。
螆2.5 测试方案2．5.1所需元件及其用途采用76LS160同步十进制计数器两片级联的形式构成一百进制计数器，再用置数的方法将其改接为六十进制计数器。
与非门与所需输出端相接并将其另一端接回到两计数器的置数端。
计数器从全零开始计数，则计入59 个脉冲以后，第一片计成Q3Q2Q1Q0=0101（5）第二片计成Q3Q2Q1Q0=100（9），与非门的输出使两片74160的LD’同时为低电平。
原理图六十进制计数器设计
实验名称：基于FPGA的原理图六十进制计数器设计
1.实验目的：
熟悉使用Quartus II的原理图输入方法设计简单组合电路。
把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
2实验内容：
完成六十进制加法计数器的设计，包括原理图输入，编译，综合，适配，仿真，实验板上的硬件测试。
选择模式5，数码管8和7显示数字进制，指示灯8接进位。
3. 实验方案（程序设计说明）
频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。
在原理图的绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
为了测试六十进制计数器的功能，可以将counter60设置成工程，工程名和顶层文件名都取为counter60。
4. 实验步骤或程序（经调试后正确的源程序）
见附件A
5．程序运行结果
6．出现的问题及解决方法
无
附件A
实验步骤或程序：
实验原理图:
管脚设置：。
60进制计数器课程设计报告
电子技术基础实验课程设计60进制计数器一、实验目的（一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。
（二）熟悉555集成定数器芯片的引脚图。
（三）利用74LS161和555定时器构成60进制计数器。
（四）在Multisim软件中仿真60进制计数器。
二、实验容（一）集成计数器74LS161逻辑功能验证。
（二）用555定时器构成多谐振荡器。
（三）用两片74LS161和555定时器构成60进制计数器。
三、集成计数器介绍（一）集成计数器74LS161管脚介绍74LS161是4位二进制同步加法计时器。
图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。
CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。
A、B、C、D是数据输入端；QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图（二）集成计数器74LS161功能介绍由表1可知，74LS161具有以下功能：1．异步清零。
当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。
2．同步预置数。
当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。
3．保持（禁止）。
CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。
4．计数。
CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。
表1 74LS161功能表四、用555定时器构成多谐振荡器（一）多谐振荡器的构成由555定时器构成的多谐振荡器如图1所示，R1，R2和C是外接定时元件，电路中将高电平触发端（THR脚）和低电平触发端（TRI脚）并接后接到R2和C的连接处，将放电端（DIS脚）接到R1，R2的连接处。
（二）工作原理由于接通电源瞬间，电容C来不及充电，电容器两端电压为低电平，小于（1/3）Vcc，故高电平触发端与低电平触发端均为低电平，输出为高电平，放电管V1截止。
60进制计数器课程设计
60进制计数器课程设计60进制计数器设计 (1)绪论 (1)1.1设计背景 (1)1.2设计思想 (1)2器件介绍 (2)2.1电阻 (2)2.2电容 (3)2.3 555秒发⽣器 (3)2.4 74ls00 (5)2.574ls90 (6)2.674ls48 (7)3软件仿真 (8)3.1 555仿真图 (8)3.2 60进制仿真图 (9)3.3 仿真图 (9)4焊接⽅法 (11)4.1焊接⽅法 (11)4.2 注意事项 (12)4.3调试 (12)4.4实际图 (13)5总结 (14)6致谢 (16)7 参考⽂件 (17)60进制计数器设计摘要：60进制计数器的设计是以数电和模电为基础，结合模电⾥⾯的置零⽅法，利⽤了555芯⽚、74ls00、74ls48、74ls90以及显⽰管和各种电阻电容组成的。
利⽤74ls90可以实现制数功能，可以单独制成⼗进制。
利⽤74ls00（与⾮门）与74ls90可以制成6进制，再利⽤74ls48和显⽰管就可以在基于EWB的软件平台上完成该设计。
本设计采⽤较为常⽤的74系列芯⽚，及555芯⽚实现了信号灯与信号脉冲同步实现、同步控制，进⽽提⾼了整个系统的稳定性、独⽴性。
在实际⽣活中我们⽤60进制的有钟表的秒分进制。
随着我国科学技术与⾼科技的发展，对于仪器精度的要求更加的⾼，为了满⾜中国⾼科技的发展需求研究⾼精度计数器对于我国的航天、电⼦等业务具有很⼤的作⽤.关键字：60进制555芯⽚74ls00 74ls48 74ls90绪论1.1设计背景计数器是⼀个⽤以实现计数功能的时序部件，它不仅可⽤来及脉冲数，还常⽤作数⼦系统的定时、分频和执⾏数字运算以及其它特定的逻辑功能。
⽬前，⽆论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使⽤者只要借助于器件⼿册提供的功能和⼯作波形图以及引出端的排列，就能正确运⽤这些器件。
计数器在现代社会中⽤途中⼗分⼴泛，在⼯业⽣产、各种和记数有关电⼦产品。
60进制计数器课程设计
60进制计数器课程设计一、课程目标知识目标：1. 学生能够理解60进制计数器的概念，掌握其与十进制的转换方法。
2. 学生能够运用60进制计数器进行简单的加、减运算。
3. 学生了解60进制在实际生活中的应用，如时间、角度等。
技能目标：1. 学生能够独立完成60进制与十进制的转换。
2. 学生能够运用所学知识解决实际问题，如将时间、角度等转换为60进制表示。
3. 学生通过小组合作，培养团队协作能力和沟通能力。
情感态度价值观目标：1. 学生对60进制计数器产生兴趣，培养对数学的热爱。
2. 学生在探究过程中，养成独立思考、勇于尝试的良好习惯。
3. 学生通过学习，认识到数学与生活的紧密联系，增强学以致用的意识。
课程性质：本课程为数学学科的一节实践探究课，旨在帮助学生掌握60进制计数器的相关知识，提高学生的实际操作能力和解决问题的能力。
学生特点：四年级学生具有一定的数学基础，对新鲜事物充满好奇，喜欢动手操作，但注意力容易分散。
教学要求：教师需结合学生的特点，设计生动有趣的教学活动，引导学生积极参与，鼓励学生自主探究和合作交流，确保每位学生都能在课堂上有所收获。
同时，注重培养学生的情感态度价值观，使学生在学习过程中形成正确的价值观和积极的学习态度。
通过分解课程目标为具体的学习成果，为后续的教学设计和评估提供依据。
二、教学内容本节课依据课程目标，结合教材第四章《有趣的计数器》相关内容，组织以下教学大纲：1. 引言：介绍60进制计数器的基本概念，引导学生思考其在生活中的应用，如时间、角度等。
2. 知识讲解：a. 讲解60进制计数器与十进制的区别与联系。
b. 详细介绍60进制与十进制的转换方法。
c. 通过实例，展示60进制在时间、角度等方面的应用。
3. 实践操作：a. 学生独立完成60进制与十进制的转换练习。
b. 学生分组讨论，解决实际问题，如将时间、角度等转换为60进制表示。
4. 拓展延伸：a. 探讨60进制在生活中的其他应用，激发学生思考。
60进制计数器设计说明
《数字电子技术基础》课程设计任务书专业：16电气工程及其自动化班级：专升本二班学号：160732060姓名：王冬指导教师：耿素军二零一六年十二月二十七日目录1、计数器的概述 (3)2、六十进制计数器 (4)2.1设计要求 (4)2.2设计方案框架图 (4)3、六十进制计数器设计描述 (5)3.1设计的思路 (5)3.2设计的实现 (7)4、六十进制计数器的仿真设计与仿真的结果 (10)4.1基本电路分析仿真设计 (11)4.2 计数器电路的仿真的结果 (12)5、心得体会 (13)6、参考文献 (13)1、计数器概述计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
在数字电子技术中应用的最多的时序逻辑电路。
计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。
但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。
计数器的种类1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。
2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。
2、六十进制计数器2.1设计要求1）频率为1HZ（相当于1秒钟计数一次）2）在计数到60次时，以一种方式提示3）有复位，暂停等功能4）画出并实现自己设计的电路或仿真电路5）写出设计报告。
六十进制计数器
实验五考核实验——六十进制计数
一、实验目的
1、了解可编程数字系统设计的流程
2、掌握Quartus II 软件的使用方法
3、掌握Quartus II 软件的使用方法
4、掌握Quartus II 软件的使用方法
二、实验设备
1、计算机：Quartus II 软件
2、掌握Quartus II 软件的使用方法
3、集成电路：74LS161，任意与非门等。
三、实验原理
1、74LS161：异步清零、同步置数四位二进制计数器
2、引脚定义
3、74LS161功能表
四、实验内容
1、实现60进制计数，计数器用74LS161（2片），其它器件任选
2、七段码显示00、01、02、03 、…、57、58、59
要求：
(1)用原理图输入方式完成
(2)给出仿真波形
(3)计数脉冲CLK接BUTTON0，计数结果接7段码HEX1和HEX0显示
五、实验结果
1、实验原理图：
2、实验波形仿真图
3、引脚分配图
六、实验心得
1、同步异步计数器区分：同步计数器的触发信号是同一个信号。
具体来说，每一级的触发器接的都是同一个CLK信号。
异步计数器的触发信号时不同的，例如第一集的输出Q'作为第二级的触发信号。
几进制的区分：看数据输出端得接线方法，当接线满足拿个计数时会导致“清零”端或者是“置数端”满足工作状态。
2、异步计数器中第二级如果采用置数法，就需要置数的时候给该级提供相应的时钟信号，否则不能完成置数。
基于Quartus六十进制计数器的设计讲解
EDA技术实践课程设计2014年7月25日EDA技术实践课程设计任务书课程EDA技术实践课程设计题目六十进制计数器专业姓名学号主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
主要参考资料：[1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013.[2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009.[3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010.[4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009.[5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006.[6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000.完成期限2014.7.21——2014.7.25指导教师专业负责人2014年7 月18日目录1 设计 (1)2 方案选择与电路原理图的设计 (1)2.1 单元电路一：十进制计数器电路（个位） (2)2.2 单元电路二：十进制计数器（十位） (3)2.3 单元电路三：置数与进位电路 (3)3 元件选取与电路图的绘制 (4)3.1 元件选取 (4)3.2 电路图的绘制 (4)4 编译设计文件 (5)5 仿真设计文件 (6)6 总结 (10)参考文献 (11)1 设计六十进制计数器的功能要求：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
VHDL60进制计数器实验
《EDA技术》课程实验报告学生姓名：所在班级：电信1001指导教师：记分及评价：项目满分5分得分一、实验名称60进制计数器设计二、任务及要求【基本部分】4分1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
【发挥部分】1分在60进制基础上设计6进制计数器，完成时序仿真。
三、实验程序Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;Entity j602 Isport (clk:in std_logic;ent:in std_logic;rst:in std_logic;y0: out std_logic_vector(3 downto 0);y1: out std_logic_vector(3 downto 0);cout: out std_logic);End j602;Architecture j602 of j602 issignal cnt0 :std_logic_vector(3 downto 0);signal cnt1 :std_logic_vector(3 downto 0);Begincout<='1' when (cnt1="0101" and cnt0="1001" and ent = '1') else '0';process(clk,rst)BeginIf rst ='0' Thencnt0<="0000";cnt1<="0000";elsif clk'event and clk='1' Thenif ent = '1' Thenif cnt0="1001" Thencnt0<="0000";if cnt1="0101" Thencnt1<="0000";elsecnt1<=cnt1+1;end if;elsecnt0<=cnt0+1;end if;end if;end if;end process;y0<=cnt0;y1<=cnt1;end j602;四、仿真及结果分析五、硬件验证1、选择模式：模式5六、小结通过这次实验，使我明白了用VHDL语言编程和用设计原理图实现同样功能器件的区别，从而加深的对EDA的理解。
数电课程设计(60进制计数器设计)
目录摘要： (2)1设计题目 (2)1.1设计要求 (2)2题目分析 (2)3设计思路与原理 (3)3.1 LED简介 (3)3.2 芯片74290及六十进制计数器的设计 (4)3.3 三十九进制计数器 (6)4电路图的仿真 (7)4.1六十进制计数器的仿真 (7)4.2三十九进制计数器的仿真 (8)5仪器列表 (9)6心得体会 (9)7参考文献 (10)摘要：要获得N进制计数器，常用的方法有两种：一是用时钟触发器和门电路来设计：二是用集成计数器来构成。
当要得到一些进制数大的计数器时，用时钟触发器和门电路来实现就显的很复杂。
我们就可以用集成计数器来构成，当然集成计数器是厂家已定型的产品，其函数关系已被固化在芯片中，状态分配以及编码我们自己是不可以更改的，而且多为纯自然态序编码，因而利用清零端或置数控制端，让电路跳过某些状态而获得N进制的计数器。
1设计题目60进制计数器的设计1.1设计要求（1）要求学生掌握74系列的芯片和LED的原理和使用方法。
（2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。
1.2设计任务（1）完成一个60进制的计数器。
（2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。
59显示后，又从00重新开始计数。
2题目分析要实现60进制的计数器，单用一片计数器无法实现，我们可以利用级联方式获得大容量的N进制计数器，60进制的计数器就可以由六进制和十进制计数器级联起来构成。
CP 3设计思路与原理 3.1 LED 简介LED 是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。
七段发光管分别称为a 、b 、c 、d 、e 、f ，g ，构成字型“8”，如图（a ）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。
不加电压则变暗，为了保护各段LED 不被损坏，需外加限流电阻。
信号源 计数器数码显示器十进制计数器（个位）六进制计数器（十位）其真值表如下。
60进制计数器实验报告
60进制计数器实验报告60进制计数器实验报告引言：计数器是一种常见的电子设备，用于记录和显示数字。
在日常生活中，我们常见的计数器是十进制计数器，即由0到9的数字循环计数。
然而，在某些特殊的应用场景中，十进制计数器可能不够灵活。
本实验旨在设计和实现一种60进制计数器，以满足特定需求。
实验目的：1. 设计并实现60进制计数器电路；2. 验证60进制计数器的功能和准确性；3. 探讨60进制计数器的应用价值。
实验原理：十进制计数器是通过使用4位二进制计数器和逻辑门电路来实现的。
同样地，60进制计数器可以通过使用更多位的二进制计数器和逻辑门电路来实现。
在本实验中，我们使用6位二进制计数器和逻辑门电路来构建60进制计数器。
实验材料：1. 74LS74型D触发器芯片 x 62. 74LS00型与非门芯片 x 23. 74LS08型与门芯片 x 14. 连线材料5. 示波器6. 电源实验步骤：1. 根据电路原理图，连接各个芯片和逻辑门，确保连接正确无误。
2. 将电源接入电路，注意电压和接线的正确性。
3. 使用示波器观察计数器输出的波形，并检查是否按照预期进行计数。
实验结果：经过实验，我们成功地设计并实现了60进制计数器。
计数器在每个时钟脉冲的作用下，能够准确地按照60进制进行计数，并输出相应的波形。
通过示波器观察，我们可以清晰地看到计数器的计数过程，以及在达到最大计数值后的溢出现象。
实验讨论：60进制计数器的设计和实现为特定领域的计数需求提供了解决方案。
例如，在时间测量中，60进制更符合人们对时间的感知和使用习惯。
此外，60进制计数器还可以应用于音乐节拍器、航天导航等领域，提供更灵活和精确的计数方式。
然而，60进制计数器也存在一些限制和挑战。
首先，由于60不是2的幂次，所以构建60进制计数器的硬件复杂度较高。
其次，60进制计数器在数字显示和数据传输方面需要进行转换，增加了额外的工作量和成本。
结论：通过本实验，我们成功地设计并实现了60进制计数器。
基于Quartus六十进制计数器的设计
EDA技术实践课程设计2014年7月25日EDA技术实践课程设计任务书课程EDA技术实践课程设计题目六十进制计数器专业姓名学号主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
主要参考资料：[1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013.[2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009.[3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010.[4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009.[5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006.[6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000.完成期限2014.7.21——2014.7.25指导教师专业负责人2014年7 月18日目录1 设计 (1)2 方案选择与电路原理图的设计 (1)2.1 单元电路一：十进制计数器电路（个位） (2)2.2 单元电路二：十进制计数器（十位） (3)2.3 单元电路三：置数与进位电路 (3)3 元件选取与电路图的绘制 (4)3.1 元件选取 (4)3.2 电路图的绘制 (4)4 编译设计文件 (5)5 仿真设计文件 (6)6 总结 (10)参考文献 (11)1 设计六十进制计数器的功能要求：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
基于Quartus六十进制计数器的设计
EDA技术实践课程设计 ED技术实践课程设201 2 六十进制计数电气信息工程学院电气专业班学生姓学生学指导教EDA技术实践课程设计任务书课程 EDA技术实践课程设计题目六十进制计数器专业姓名学号主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）产生到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
主要参考资料：[1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013.[2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009.[3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010.[4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009.[5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006.[6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000.完成期限——指导教师专业负责人日18月 7 年2014．目录1 设计 ...................................................................2 方案选择与电路原理图的设计 .............................................单元电路一：十进制计数器电路（个位） ................................. 单元电路二：十进制计数器（十位） ..................................... 单元电路三：置数与进位电路 ...........................................3 元件选取与电路图的绘制 .................................................元件选取 .............................................................电路图的绘制 .........................................................4 编译设计文件 ...........................................................5 仿真设计文件 ...........................................................6 总结 ...................................................................参考文献 .................................................................1设计1六十进制计数器的功能要求： 1；1（1）每隔个周期脉冲，计数器增时，进位端波形发生跳变，说明计数器产生进位信）当计数器递增到59（2 00并重新计数；号，之后计数器会自动返回到同步十进制计数器，时钟信号通过建立波74160）本设计主要设备是两片（3 形文件得以提供。
60 进制加法计数proteus原理
60 进制加法计数proteus原理题目：60 进制加法计数及其在Proteus原理中的应用摘要：本文将详细介绍60进制加法计数法并探讨其在Proteus原理中的应用。
首先，我们将介绍60进制计数法的基本概念和原理，并逐步解释如何进行60进制加法计算。
然后，我们将讨论Proteus原理及其在电子工程和嵌入式系统设计中的重要性。
最后，我们将通过一个具体的示例说明如何使用60进制加法计数法在Proteus原理中进行计数。
本文旨在帮助读者更好地理解60进制加法计数法及其在Proteus原理中的应用。
1. 引言计数是数学中基本而重要的概念，用于度量和记录事物的数量。
不同的进制系统被广泛用于不同的领域和应用中。
在本文中，我们将介绍一种特殊的进制系统——60进制，并探讨其在Proteus原理中的应用。
2. 60进制加法计数法的基本概念和原理2.1 60进制的基本原理60进制是指每个数字位可以表示0-59的60个可能值。
与我们在日常生活中使用的十进制系统不同，60进制使用了更多的数字，这使得表示大量数据变得更加紧凑和有效。
2.2 60进制加法计算进行60进制加法计算与十进制类似，不同之处在于进位的规则。
在十进制中，当两个位数相加超过9时，会产生进位。
而在60进制中，当两个位数相加超过59时，会产生进位。
例如，当将25和40相加时，可以得到65。
在十进制中，我们会写成6个十和5个个，而在60进制中，我们会写成1个60和5个个。
3. Proteus原理及其在电子工程中的应用Proteus是一款经典的电子设计自动化软件，被广泛应用于电子工程和嵌入式系统设计中。
它提供了一个虚拟的电路板和设备模拟环境，可以帮助工程师进行电路设计、仿真和验证。
4. 60进制加法计数在Proteus原理中的应用在Proteus原理中，60进制加法计数法常用于设计和验证计数器电路。
计数器电路是一种重要的数字逻辑电路，用于计数和记录特定事件的发生次数。
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EDA技术实践课程设计2014年 7月 25日EDA技术实践课程设计任务书课程 EDA技术实践课程设计题目六十进制计数器专业学号主要容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
主要参考资料：[1] 朱正伟.EDA技术及应用[M].第2版.：清华大学，2013.[2] 国洪.EDA技术与实验[M].：机械工业，2009.[3] 忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].：电子工业，2010.[4] 颂华.数字电子技术基础[M].第2版.：电子科技大学，2009.[5] 阎石.数字电子技术基础[M].第5版.：高等教育，2006.[6] 康华光.电子技术基础：数字部分[M].：高等教育，2000.完成期限 2014.7.21——2014.7.25指导教师专业负责人2014年 7 月18日目录1 设计 (1)2 方案选择与电路原理图的设计 (1)2.1 单元电路一：十进制计数器电路（个位） (2)2.2 单元电路二：十进制计数器（十位） (3)2.3 单元电路三：置数与进位电路 (3)3 元件选取与电路图的绘制 (4)3.1 元件选取 (4)3.2 电路图的绘制 (4)4 编译设计文件 (5)5 仿真设计文件 (6)6 总结 (10)参考文献 (11)1 设计六十进制计数器的功能要求：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
图1.1同步十进制计数器打开QuartusII软件，建立一个项目文件，以画原理图为设计方法，再新建一个block文件：点击New，在Device Design Files标签下选择第二项，点击O K。
2 方案选择与电路原理图的设计使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。
图2.1为六十进制计数器的总体电路原理框图。
十进制计数器（个位）十进制计数器（十位）进位置数时钟脉冲图2.1 电路原理框图2.1 单元电路一：十进制计数器电路（个位）本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。
每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO 产生一个进位输出信号。
其功能表如表2-1所示，连接方式如图2.2所示。
此片工作时进位端RCO 在没有进位时RCO =0，因此第二片ENP ·ENT ＝0，第二片不工作。
表2-1 同步十进制计数器功能表在新建好的block 文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit 下的Insert Symbol 命令，即可对元件进行选择。
选择元件库中的others —maxplus2—74160。
点击工具栏中Orthogonal Node Tool 按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus Tool 按钮可以通过总线进行连接，如图2.2中四个输出端Q A 、Q B 、Q C 、Q D 可以通过一根总线连接但可表示四位输出，而输出符号Output 的Pin name 应改为Q0[3..0]。
CLKRD ′ LD ′ ENP ENT 工作状态 ×0 × × × 置零 ↑1 0 × × 预置数 ×1 1 0 1 保持 ×1 1 × 0 保持 ↑ 1 1 1 1 计数接地时钟脉冲 高电平 接下片置数端进位端，控制下片ENP 、ENT 端输出端，利用总线接Input输出符号图2.2十进制计数器电路（个位）2.2 单元电路二：十进制计数器（十位）本电路同样采用74160作为十进制计数器，如图2.3所示。
当第一片进位端RCO 进位即RCO =1时，第二片ENP ·ENT ＝1，第二片开始计数工作，第一片每计10个数，第二片加1（十位），当加到59时，由辅助门电路接入置数端使计数器输出置0000，并重新开始循环。
由于第二片（十位）74160输出端线路并不繁杂，因此本单元电路的四位输出端可分别直接连接输出符号Output ，以便于观察波形。
图2.3十进制计数器电路（十位）2.3 单元电路三：置数与进位电路 通过创建波形文件，产生具有一定频率的时钟脉冲提供触发信号，通常称这个触发信号为时钟信号（CLOCK ），记做CLK 。
当系统中有多个器件需要同时工作时，就可以用同一个CLK 信号作为同步控制信号，比如本电路中用到的同步十进制计数器（74160）。
在时钟脉冲的触发作用下，当第二片（十位）74160加到59时，便由此单元门电路接入置数端使计数器输出置0000，并重新开始循环。
点击图中“符号工具”按钮，或者选择菜单Edit 下的Insert Symbol 命令，在元件库中选择primitives —logic —nand4和not 。
其中nand4表示具有四个输入端的与非门，辅助构成六十进制计数器；not 为非门，实现反相功能，并能产生接上片进位端 接高电平接上片置数端接地时钟脉冲输出端，接Input 输出符号接高电平或悬空进位输出（高电平）。
图2.4 置数与进位电路3 元件选取与电路图的绘制3.1 元件选取元件的选取包括同步十进制计数器、与非门、反相器等，具体元件名称、型号、数量及用途如表3-1所示。
表3-1 元件的选取 名称型号 数量 用途 同步十进制计数器74160 2片 联成六十进制计数器 四端子与非门NAND4 1个 辅助构成计数器 反相器 NOT 1个 实现反相（非）的功能3.2 电路图的绘制首先用两片74160接成一百进制的计数器，然后将电路的第59状态译码产生LD ′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
六十进制计数器的状态转换图如图3.1所示，完整原理图如图3.2所示。
00→01→02→03→04→05→06→07→08→09→10→11→12→13→14→15↓30←29←28←27←26←25←24←23←22←21←20←19←18←17←16↓31→32→33→34→35→36→37→38→39→40→41→42→43→44↓59←58←57←56←55←54←53←52←51←50←49←48←47←46←45计数器个位输出端计数器十位输出端 进位信号图3.1 状态转换图图3.2 六十进制计数器原理图4编译设计文件QuartusII编译器的主要任务是对设计项目进行检查并完成逻辑综合，同时将项目最终设计结果生成器件的下载文件。
编译开始前，可以先对项目的参数进行设置。
编译完成以后，编译报告窗口Compilation Report会列出项目文件编译的相关信息的清单，如编译的顶层文件名、目标芯片的信号、引脚数目等等。
全编译的过程包括分析与综合（Analysis&Synthesis）、适配（Fitter）、编程（Assembler）、时序分析（Classical Timing Analysis）这4个环节，而这4个环节各自对应相应的菜单命令，而且可以单独分步进行，也就是分步编译。
编译工作非常简单，单击快捷菜单中的Start Compilation按钮，或者单击菜单栏中Processing—Start Compilation，即可进行编译操作。
编译成功会弹出相应的对话框，容为Full Compilation was successful，如图4.1所示。
图4.1 编译成功5仿真设计文件1、建立波形文件建立波形文件用来为设计产生输入激励信号。
利用QuartusII波形编辑器可以创建矢量波形文件，后缀为.vwf。
步骤如下：（1）选择QuartusII主界面File菜单下的New命令，弹出新建对话框（如图5.1所示）；图5.1 建立波形文件（2）在新建对话框中选择Other File标签页，从中选择Vector Waveform File，点击OK按钮，则打开一个空的波形编辑器窗口（如图5.2所示）；图5.2 空白波形编辑器（3）将波形文件保存，并将原理图文件和波形文件一并加到项目之下（如图5.3所示），点击省略号按钮，选择波形文件和原理图文件，点击Add All即可。
图5.3 添加波形文件和原理图文件2、输入信号节点（1）执行Edit菜单中的Insert Node or Bus命令，或者在波形编辑器在编Name列的空白处单击鼠标右键弹出Insert Node or Bus对话框，如图5.4所示。
图5.4 添加节点或总线（1）（2）点击Insert Node or Bus对话框中的Node Finder...按钮，弹出Node Finder对话框，在窗口中添加全部信号节点，如图5.5所示。
图5.5 添加节点或总线（2）3、编辑输入信号右键点击CLK—Insert—Value—Clock即可编辑时钟输入信号，如图5.6所示。
图5.6 时钟信号的设置设置好时钟输入信号后，将nRD输入端设置为高电平，如图5.7所示。
这是由于本电路使用置数法实现功能进位，因此必须保证清零端始终接收无效信号。
图5.7 清零端的设置4、仿真波形文件QuartusII软件中默认的是时序仿真，如果进行功能仿真需要先对仿真进行设置。
六十进制计数器只需时序仿真即可辨别其设计的功能是否满足要求。
仿真过程的操作非常简单，选择QuartusII主窗口Processing菜单下的StartSimulation命令，或者直接单击快捷菜单中的Start Simulation按钮就可以开始进行仿真工作了，仿真成功就会出现如图5.8所示的对话框。
图5.8 仿真成功仿真的结果如图5.9所示。