第7章 Nios II 常用外设编程 SOPC技术与应用

第1节并行输入/输出内核并行输入/输出（PIO）内核提供了Avalon存储器映射从端口和通用IO端口直接的接口。

I/O端口连接到片内的用户逻辑或是连到与FPGA片外设备相连的引脚上。

PIO内核提供对用户逻辑或外部设备简单的I/O访问，应用实例如下：∙控制LED∙获取开关数据∙控制显示设备∙配置并与片外设备通信，例如专用标准产品(ASSP)的设备。

PIO内核可以基于输入信号而发出中断请求 (IRQ) 输出。

SOPC Builder 中提供了现成的 PIO内核，可以很容易地将PIO内核集成到SOPC Builder生成的系统中。

7.1.1 PIO 寄存器描述每个PIO内核可提供多达32I/O端口，用户可以添加一个或多个PIO内核。

CPU通过读/ 写PIO接口的映射寄存器来控制PIO端口。

在CPU的控制下，PIO内核在输入端口捕获数据，驱动数据到输出端口。

当PIO端口直接连到了I/O管脚，通过写控制寄存器，CPU能够将管脚置成三态。

图7-1是一个PIO应用的例子，本例使用了多个 PIO内核。

图7-1 使用PIO内核的系统实例当集成到SOPC Builder生成的系统中，PIO内核有两个特性对用户是可见的。

∙具有四个寄存器的存储器映射的寄存器空间，4个寄存器是data、direction、 interruptmask和edgecapture。

∙1到32个的I/O端口。

有些寄存器在某些硬件配置下不是必需的，这时相应的寄存器就不存在了。

对一个不存在的寄存器进行读操作，则返回一个未定义的值；一个不存在寄存器进行写操作则没有任何结果。

表7-1给出了PIO寄存器的描述。

1. 数据寄存器（Data Input & Output）PIO内核I/O端口可以连接到片上或片外的逻辑。

内核可以配置成仅有输入端口，或仅有输出端口，或两者都有。

如果内核用于控制设备上的双向I/O 管脚，内核提供具有三态控制的双向模式。

读数据寄存器返回输入端口上的数据，写数据寄存器则提供驱动到输出端口的数据。

这些端口是独立的，读数据寄存器不会返回之前写入的数据。

2. 方向寄存器（direction）如果端口是双向的，方向寄存器控制每个PIO端口的数据方向。

当方向寄存器的第n为被置为1，端口n 驱动数据寄存器中相应位的值。

方向寄存器只有当PIO内核配置为双向模式时才存在，模式(输入、输出或双向)在系统生成时指定，在运行时无法更改。

在 input-only或output-only模式下，方向寄存器不存在。

这种情况下，读方向寄存器返回一个未定义的值，写方向寄存器则没有结果。

复位之后，方向寄存器的所有位都是0，即所有双向的I/O 端口配置为输入。

如果PIO端口连接到设备的管脚，则管脚保持高阻状态。

3. 中断掩码寄存器（interruptmask）设置中断掩码寄存器某位为1，则将相应的PIO输入端口中断使能。

中断的行为依赖PIO 内核的硬件的配置。

.中断掩码寄存器只有当硬件配置产生中断请求（IRQ）时才存在。

如果内核不能产生中断请求，读指定掩码寄存器返回一个未定义的值，写中断掩码寄存器则没有任何结果。

复位之后，所有的中断掩码寄存器位都为零，即所有PIO端口中断被禁止。

4. 边沿捕获寄存器PIO内核可配置在输入端口上捕获脉冲边沿，可捕获由低到高的跳变、由高到底的跳变，或两种跳变。

当输入端口检测到一个脉冲的边沿，则边沿捕获寄存器会作出相应的反映。

检测的边沿种类在系统生成时指定，并且不能通过写寄存器来改变。

5. 中断请求产生PIO内核可以配置成在某个输入的情况下产生中断请求。

产生中断请求的条件可以是：∙电平触发——PIO内核硬件检测到高电平则产生中断请求。

通过在内核外部加一个非门来实现对低电平敏感。

∙边沿触发——内核的边沿捕获配置决定哪种边沿会导致中断请求。

每个端口的中断可以被屏蔽，中断掩码可以决定哪个端口可以产生中断。

有关PIO硬件配置请看第二章电子钟的硬件设计，其中用到了PIO。

7.1.2 软件编程这部分讨论PIO内核的软件编程模型。

Altera提供了定义PIO内核寄存器的HAL系统库头文件。

PIO内核不属于HAL支持的通用设备模型的种类，所以不能通过HAL API或者ANSI C标准库来访问它。

Niios II EDS提供了几个演示PIO内核使用的例子。

count_binary.c 例子中使用PIO内核来驱动LED，使用PIO内核边沿检测中断来检测按钮按下。

7.1.2.1 软件文件Altera提供了PIO内核的寄存器头文件altera_avalon_pio_regs.h。

该文件定义了内核的寄存器映射，提供了对底层硬件的符号化的访问。

下面的代码为Altera提供的寄存器头文件。

#ifndef __ALTERA_AVALON_PIO_REGS_H__#define __ALTERA_AVALON_PIO_REGS_H__#include <io.h>#define IOADDR_ALTERA_AVALON_PIO_DATA(base)__IO_CALC_ADDRESS_NATIVE(base, 0)#define IORD_ALTERA_AVALON_PIO_DATA(base) IORD(base, 0)#define IOWR_ALTERA_AVALON_PIO_DATA(base, data) IOWR(base, 0, data)#define IOADDR_ALTERA_AVALON_PIO_DIRECTION(base)__IO_CALC_ADDRESS_NATIVE(base, 1)#define IORD_ALTERA_AVALON_PIO_DIRECTION(base) IORD(base, 1)#define IOWR_ALTERA_AVALON_PIO_DIRECTION(base, data) IOWR(base, 1, data)#define IOADDR_ALTERA_AVALON_PIO_IRQ_MASK(base)__IO_CALC_ADDRESS_NATIVE(base, 2)#define IORD_ALTERA_AVALON_PIO_IRQ_MASK(base) IORD(base, 2)#define IOWR_ALTERA_AVALON_PIO_IRQ_MASK(base, data) IOWR(base, 2, data)#define IOADDR_ALTERA_AVALON_PIO_EDGE_CAP(base)__IO_CALC_ADDRESS_NATIVE(base, 3)#define IORD_ALTERA_AVALON_PIO_EDGE_CAP(base) IORD(base, 3)#define IOWR_ALTERA_AVALON_PIO_EDGE_CAP(base, data) IOWR(base, 3, data)#endif /* __ALTERA_AVALON_PIO_REGS_H__ */一个 Nios II嵌入式系统中可能有多个用 PIO内核的设备，这些设备的配置、基地址中断优先级等信息在 system.h 头文件中定义。

在第二章的电子钟设计中用到了 Button_PIO，在 system.h 头文件中关于 Button_PIO的定义的代码如下：#define BUTTON_PIO_NAME "/dev/button_pio"#define BUTTON_PIO_TYPE "altera_avalon_pio"#define BUTTON_PIO_BASE 0x00000860#define BUTTON_PIO_SPAN 16#define BUTTON_PIO_IRQ 2#define BUTTON_PIO_DO_TEST_BENCH_WIRING 0#define BUTTON_PIO_DRIVEN_SIM_VALUE 0x0000#define BUTTON_PIO_HAS_TRI 0#define BUTTON_PIO_HAS_OUT 0#define BUTTON_PIO_HAS_IN 1#define BUTTON_PIO_CAPTURE 1#define BUTTON_PIO_EDGE_TYPE "ANY"#define BUTTON_PIO_IRQ_TYPE "EDGE"#define BUTTON_PIO_FREQ 50000000#define ALT_MODULE_CLASS_button_pio altera_avalon_pio即寄存器头文件定义了通用的 PIO 内核硬件结构，所有用到 PIO 内核的设备的个性信息在 system.h 文件中定义。

对 Button_PIO的读访问可以使用下面两个函数：IORD_ALTERA_AVALON_PIO_DATA(BUTTON_PIO_BASE)IORD(BUTTON_PIO_BASE, 0)即用 BUTTON_PIO_BASE 来代替函数中的参数，那对其他的设备的访问代入其它设备的基地址的宏定义即可，不要用直接硬件的地址。

第2节定时器具有Avalon接口的定时器内核是32位的间隔定时器，可用于基于Avalon总线的处理器系统，比如Nios II处理器系统。

定时器提供如下的特性：∙可控制启动、停止和复位定时器。

∙两种计数模式：一次递减和连续递减。

∙递减周期寄存器当递减到零时，可屏蔽中断请求。

∙可选的看门狗定时器特性——当定时器计时零时，复位系统。

∙可选的周期脉冲产生器特性——当定时器计时到零时，输出一个脉冲。

∙兼容32位和16位的处理器，在HAL系统库中提供了Nios II处理器的定时器的驱动程序。

定时器内核在SOPC Builder中现成的IP，而且很容易集成到任何SOPC Builder生成的系统。

图7-2显示了定时器内核结构，定时器内核对用户可见的特性：∙提供对6个16位寄存器访问的Avalon存储器映射接口∙可用作脉冲产生器的可选的脉冲输出所有的寄存器都是16位的，使得定时器能够兼容16位和32位的处理器。

某些寄存器只有在特定的配置下才在硬件上存在。

例如，如果定时器配置成具有一个固定的周期，硬件上就没有周期寄存器(period registers)了7.2.1 定时器寄存器描述如果使用Nios II处理器HAL系统库提供的标准的特性，程序开发者可以不必通过寄存器来直接访问定时器。

通常，寄存器映射只是对开发驱动程序的人员有用处。

对于定时器共有6个用户可以访问的16位的寄存器。