数电第六章作业(答案)-1
数字电路答案第六章
第六章可编程逻辑器件PLD可编程逻辑器件PLD是由用户借助计算机和编程设备对集成电路进行编程，使之具有预定的逻辑功能，成为用户设计的ASIC芯片。
近年来，可编程逻辑器件从芯片密度上、速度上发展相当迅速，已成为集成电路的一个重要分支。
本章要求读者了解PLD器件的工作原理，掌握用可编程逻辑器件设计数字电路的方法。
为掌握使用电子设计自动化和可编程逻辑器件设计电路系统的后续课程打下良好的基础。
第一节基本知识、重点与难点一、基本知识（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD包括只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL和可擦写编程逻辑器件EPLD等。
它们的组成和工作原理基本相似，其基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程；（2）与或阵列均可编程；（3）与阵列可编程，或阵列固定。
2.按编程方式分类（1）掩膜编程；（2）熔丝与反熔丝编程；（3）紫外线擦除、电可编程；（4）电擦除、电可编程；（5）在系统编程（Isp）。
（三）高密度可编程逻辑器件HDPLD单片高密度可编程逻辑器件HDPLD（High Density Programmable Logic Device）芯片内，可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。
HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD 器件。
数字电子技术第6章习题及解答2
第6章习题解答1. 电路如图6-1所示，试分析其功能。
（1）写出驱动方程、次态方程和输出方程；（2）列出状态表，并画出状态图和时序波形。
图6-1 题1图z解 （1）根据图6-1写出驱动方程'1'21Q Q D =， 12Q D =将其代入D 触发器的特性方程，得每一触发器的状态方程'1'21*1Q Q D Q ==12*2Q D Q ==输出方程为 CP Q z ⋅=2（2）由状态方程可列出状态表如表6-1所示。
按表00，可作出时序波形图如图6-2（b ）所示。
图6-2 题1状态图和波形图CP Q 2Q 1z(a )(b )2. 时序电路如图6-3所示。
（1）写出该电路的状态方程、输出方程；（2）列出状态表，画出状态图。
图6-3 题2图解 （1）驱动方程 x K J ==11 122xQ K J ==将其代入JK 触发器的特性方程，的状态方程21'21*21'1*1)'('Q xQ Q xQ Q Q x xQ Q +=+=输出方程 21Q xQ z =（2）假定一个现态，代入状态方程，得出对应的次态和输出状态，列表表示即得状态表，如表6-2所示。
由此算出状态图，如图6-4所示。
表6-2 题2状态表图6-4 题2的状态图3. 某计数器的输出波形如图6-5所示，试确定该计数器是模几计数器，并画出状态图。
图6-5 题3图CP Q A Q B QC解 由波形图画出状态图，Q C 为高位，Q A 为最低位。
010000001100011101Q C Q B Q A故该波形显示的计数器的计数模为六。
4. 分析如图6-6所示的同步时序电路。
图6-6 题4图解 （1）有题图得到各级触发器的驱动方程为⎪⎪⎩⎪⎪⎨⎧====34231242'3'11)'(Q D Q D Q D Q Q Q Q D（2）列出状态方程为⎪⎪⎩⎪⎪⎨⎧========34*423*312*242'3'11*1)'(Q D Q Q D Q Q D Q Q Q Q Q D Q由驱动方程和状态方程可以确定，该电路是移位寄存器型时序电路，其电路的状态转移决定于第一级的驱动信号。
数字电路逻辑设计--第六章部分习题参考解答(王毓银主编--第二版)
第六章部分习题参考答案 P240 2题解 ： （1） 驱动方程：112111223331;n n nnnJ K J K Q Q J Q Q K Q ======（2） 状态转移方程：121212121113313313n n n n n n n n nn n n n n nQ Q Q Q Q Q Q Q Q Q Q Q Q Q Q +++==⋅+⋅=+（3）（4）（5） 功能说明：经分析可知，该电路为六进制计数器，每六个CP 脉冲循环一次。
两个偏离状态在CP 脉冲的作用下可以自动进入有效循环序列，故该电路具有自启动功能。
5题解：（1）驱动方程和输出方程：11212121211221;nnnnnnnnnJ K J K Q A F AQ Q AQ Q AQ Q AQ Q ====⊕=⋅=+⋅（2）状态转移方程： 121212111()n nn n n n n Q Q Q Q A Q Q A Q ++==⊕+⊕⋅（3）状态转移表：(4) 状态转移图：（5）功能说明：<1> A=0 时，该电路是二进制加法计数器；A=1 时，该电路是二进制减法计数器。
<2> 由状态转移表可以看出，AQ 2Q 1全为0或全为1时，电路输出为1，其余情况输出全为0。
所以，可以由A 及输出F 的状态判断 触发器的状态是否均为1或均为0。
P245 28题解： 第一个计数器的计数状态是从1001到1111，共7个状态；第二个计数器的计数状态是从0111到1111，共9个状态。
而第二个计数器是当第一个计数器有进位输出时才获得一次计数机会，所以该计数器的总计数值为7*9 = 63，即计数器的分频比为1/63，即计数模值为63 。
31题解：S 0 = 0011； S M-1=1001；产生置位信号的状态是1001。
则该计数器的计数循环状态是从0011到1001，共计7个状态，所以是7进制计数器。
32．解：当M=1时，计数循环状态是从0100到1001，共6个状态，并由1001产生置位信号，所以M=1时为6进制计数器。
阎石数电第四版课后习题答案详解第六章习题答案
第六章6.1解：不可以。
它只是一个带有施密特的门电路，输入信号去掉后，不能保证输出不变6.2解：V 5V 5V 10=∆==+T T T V V V ，，－6.3解：212131213132132213331231TH 3121312132132132TH 31211R R V V V V R R V R R V R R R R V V V V R R R R R V R R R R V R R R R R V V V V V V V R R V R R R R V V R R R R R V R R R R R V V V V V V V V V V OH T T T OH CO TH T TH CO T CO OH T I O I I CO TH T CO T TH I T I OH O I I =-=∆--⎪⎪⎭⎫ ⎝⎛++=∴=++⋅++++⋅'-⎪⎪⎭⎫ ⎝⎛++=∴+++⋅=''-+--+++）有：为跳变到低电平，此时时，为下降时，到）当＝为，此时跳变到时，为上升时，到）当－6.4解：V 25.1V1.1V 35.27.01.1221221＝－＝＝－T T T TH T D TH T V V V V V V V R R R V +++∆==+⨯+=++=6.5解：传输特性曲线如图：、 。
所以 ＝，输出跳变， 时，－输出不变，直到下降到时，即下降时，下降到）、当保持低电平不变。
再上升，所以 （二极管截止）。
＝输出跳变，，即时，继续上升，上升到 输出不变。
属高电平，即时，上升时，上升到）、当＝属低电平，所以 时，二极管导通，）、当电压为解： 设二极管的导通－ＯＯＯDT T T DTH T O I I D TH I I I TH I I O TH T O I I I TH I I I I TH I D TH I I O I I D V V V V V V V v v v v V V v v v V v v v V V v v v v v V v v v v V v V V v v v v V v v V =-=∆-==================-====-++)40,10,0,1,03,1,0,1,11,1,0,20,1,7.001,22222226.6解：6.8解：V1035035.01001.0105169.069.00ln 63=≈-===⨯⨯⨯⨯==--=-DD OL OH m OLDD DD w V V V V ms s RC V V V RC T6.19解：Hz T f s T T T s T s T 562162611026.211042.41036.21006.2⨯==⨯=+=⨯=⨯=---，，，6.24解：V 5.2V 5.221V 52V 4V 431V 81232321＝－＝，，）（＝－＝，，）（－－－－T T T CO T CO T T T T CC T CC T V V V V V V V V V V V V V V ++++∆====∆===⨯==6.29解：越长，频率越低。
万里学院-数字电子技术基础-第六章习题及参考答案
第六章习题一、选择题1．PROM和PAL的结构是。
A.PROM的与阵列固定，不可编程B. PROM与阵列、或阵列均不可编程C.PAL与阵列、或阵列均可编程D. PAL的与阵列可编程2．PAL是指。
A.可编程逻辑阵列B.可编程阵列逻辑C.通用阵列逻辑D.只读存储器3．当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于。
A.组合逻辑电路B.时序逻辑电路C.存储器D.数模转换器4．PLD器件的基本结构组成有。
A.输出电路B.或阵列C. 与阵列D. 输入缓冲电路5．PLD器件的主要优点有。
A.集成密度高B. 可改写C.可硬件加密D. 便于仿真测试6．GAL的输出电路是。
A.OLMCB.固定的C.只可一次编程D.可重复编程7．PLD开发系统需要有。
A.计算机B. 操作系统C. 编程器D. 开发软件8．只可进行一次编程的可编程器件有。
A.PALB.GALC.PROMD.PLD9．可重复进行编程的可编程器件有。
A.PALB.GALC.PROMD.ISP-PLD10．ISP-PLD器件开发系统的组成有。
A.计算机B.编程器C.开发软件D.编程电缆11．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有。
A.PALB.GALC.PROMD.PLA12.GAL16V8的最多输入输出端个数为。
A.8输入8输出B.10输入10输出C.16输入8输出D.16输入1输出13一个容量为1K×8的存储器有个存储单元。
A.8B. 8192C.8000D. 8K14．要构成容量为4K×8的RAM，需要片容量为256×4的RAM。
A. 8B.4C. 2D.3215．寻址容量为16K×8的RAM需要根地址线。
A. 8B. 4C.14D.16KE. 1616．RAM的地址码有8位，行、列地址译码器输入端都为4个，则它们的字线加位线共有条。
A.8B.16C.32D.25617．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。
西安电子科技大学数电答案第六章
39.试分析图 P6-39 所示的各时序电路。 （1）列出图（a）,（b）, （c）, （d）各电路的状态表，指出电路的逻辑功能。 （2）画出图（e）,（f）电路的输出波形，指出电路的逻辑功能。 解： （1）图（a）的态序表如表解 6-39（a）所示，该电路为模 6 计数器（或 6 分频电路） ，
n 1 8.解：状态方程为： Q0 X , Q1n1 XQ0 XQ1
输出函数为： Z X Q1 状态表如表解 6-8 所示，状态图如图解 6-8 所示。 逻辑功能为：110 序列检测器。
9.
n 1 n 1 Q 0 Q 2 Q1 Q 2 Q0 Q1Q2 , Q1n1 Q0 , Q2 Q1 解：状态方程为： Q0
15. 解：设 S 0 为初始状态；
S1 为接收到一个 1 的状态；
S 2 为在收到 1 后接收到一个 0 的状态；
S 3 为在顺序收到 10 后接收到一个 1 的状态；
S 4 为在顺序收到 101 后接收到一个 1 的状态；状态图如图解 6-15（1） （2）所示.
16.解： （a）最大等价类为：[AF],[BE],[CG],[D]，简化状态表如表解 6-16（a）所示。 （b）最大等价类为：[ABC],[D],[E],简化状态表如表解 6-16（b）所示。
37.解：用 74LS161 实现模 7 计数器，组合电路真值表如表解 6-37 所示。逻辑电路如图解 6-37 所示。
38.解： （1）用 74LS161 实现模 7 计数，Z 由 CP 和 X 相与得到，函数表如表解 6-38（1） 所示，逻辑电路图如图解 6-38（1）所示。
（2）采用计数型：可用 74LS194 构成模 6 扭环型计数器，然后再用一片 3-8 译码器实 现双序列码输出：Z1 110100 , Z 2 010011 。 序列码输出函数表如表解 6-38 （2） 所示， 逻辑电路图如图解 6-38（2）所示。 （3）八路脉冲分配器：用 74LS161 实现模 8 计数，时钟 CP 同时作为 3-8 译码器的 选通信号，只有当 CP=1 时才有译码输出，其电路图和波形图如图解 6-38（3a）(3b)所示。
《数字电子技术基础》2版习题答案 6章习题解答
6章习题题解6.1 集成施密特触发器及输入波形如图题6.1所示，试画出输出u O的波形图。
施密特触发器的阈值电平U T+和U T-如下图。
图题6.1 [解]集成施密特触发器输出u O的波形如图解所示。
图解6.1图题所示为数字系统中常用的上电复位电路。
试说明其工作原理，并定性画出u I与u O 波形图。
假设系统为高电平复位，如何改接电路？图题图解[解] 工作原理分析如下(1) 当V CC刚加上时，由于电容C上的电压不能突变，u I为低电平，输出u O为低电平；随着电容充电，u I按指数规律上升，当u I≥U T时，输出u O变为高电平，完成了低电平复位功能。
波形如图解所示。
(2) 假设系统为高电平复位，仅将图中R，C互换位置即可。
图题是用TTL与非门、反相器和RC积分电路组成的积分型单稳态触发器。
该电路用图题所示正脉冲触发，R R off。
试分析电路工作原理，画出u O1、u I2和u O的波形图。
[解]工作原理分析如下9899触发信号未到来时，u I 为低电平，输出u O 为高电平；正触发脉冲到来时，u O1翻为低电平，此时由于u I2仍为高电平，输出u O 为高电平不变，电容通过R 放电，当u I2下降到U T 时〔u I 仍为高电平〕，输出u O 翻为高电平，暂稳态过程结束。
u O1、u I2和u O 的波形见图解。
6.4 集成单稳态触发器74121组成的延时电路如图题6.4所示，要求 (1)计算输出脉宽的调节范围； (2)电位器旁所串电阻有何作用？[解] (1) 输出脉宽：W ext ext W 0.70.7()t R C R R ==+,分别代入R W =0和22k Ω计算，可得t W的调节范围为：W 3.6mS 19mS t ≤≤。
(2) 电阻R 起保护作用。
假设无R ，当电位器调到零时，假设输出由低变高，那么电容C 瞬间相当于短路，V CC 将直接加于内部门电路输出而导致电路损坏。
6.5 集成单稳态触发器74121组成电路如图题6.5所示，要求(1)计算u O1、u O2的输出脉冲宽度；(2)假设u I 如图中所示，试画出输出u O1、u O2的波形图。
数字电路答案第六章
第六章可编程逻辑器件PLD可编程逻辑器件PLD是由用户借助计算机和编程设备对集成电路进行编程，使之具有预定的逻辑功能，成为用户设计的ASIC芯片。
近年来，可编程逻辑器件从芯片密度上、速度上发展相当迅速，已成为集成电路的一个重要分支。
本章要求读者了解PLD器件的工作原理，掌握用可编程逻辑器件设计数字电路的方法。
为掌握使用电子设计自动化和可编程逻辑器件设计电路系统的后续课程打下良好的基础。
第一节基本知识、重点与难点一、基本知识（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD包括只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL和可擦写编程逻辑器件EPLD等。
它们的组成和工作原理基本相似，其基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程；（2）与或阵列均可编程；（3）与阵列可编程，或阵列固定。
2.按编程方式分类（1）掩膜编程；（2）熔丝与反熔丝编程；（3）紫外线擦除、电可编程；（4）电擦除、电可编程；（5）在系统编程（Isp）。
（三）高密度可编程逻辑器件HDPLD单片高密度可编程逻辑器件HDPLD（High Density Programmable Logic Device）芯片内，可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。
HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD 器件。
数字逻辑电路与系统设计第6章习题及解答.docx
第6章题解：6.1试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余 3BCD 码计数器。
题6・1解：余3BCD 码计数器计数规则为：0011->0100->—1100-0011-*-,由于釆用 异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1 所示。
题6.2试用中规模集成异步十进制计数器74290实现模48计数器。
题6.2解:图题解6. 16.3试用D触发器和门电路设计一个同步4位格雷码计数器。
题6.3解：根据格雷码计数规则，\Q1Q OQsQ>\00011110000000011000111111100111\QlQoQ.3Q>\00011110000001011111111110100000X^iQoQ3Q>\00011110000111010001110111100001\QlQoQ.3Q>\00011110001100010011111100100011 Qi Qo计数器的状态方程和驱动方程为：er1=D.=+型Q”+Q；莎er1=D2=+Q©+N Q；N QT = D L+ Q；Q；Q；； +Qj = D o = Q^Q；1+按方程画出电路图即可，图略。
6.5试用4位同步二进制计数器74163实现十二进制计数器。
74163功能表如表6.4所示。
题6・5解：可采取同步清零法实现。
电路如图题解6.5所示。
题6.6解:题6.4解：反馈值为1010c卜一进制计数器CLKCLR LD ENT ENP>c a[―<>40) a D DTC=\5图题解6. 5RCO74163当M=1时:六进制计数器八进制计数器6.7试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变 量M=0时，电路为8421 BCD 码十进制计数器，M=1时电路为5421 BCD 码十进制计数器, 5421BCD 码计数器状态图如下图P6.7所示。
《数电》教材习题答案 第6章习题答案
思考题与习题6-1已知图T6-1所示为施密特触发器输入信号u I 的波形，请对应画输出信号u O 的波形。
图T6-16-2 在如图6-14所示的单稳态触发器电路中，已知R=10k Ω、C=0.1μF ，G 1的输出 电阻可忽略不计，试估算输出波形u O 的脉冲宽度。
代入得，脉宽t w=0.7ms6-3图T6-3所示电路是用两个集成单稳态触发器74121构成的脉冲波形变换电路，试计算u O1和u O2输出脉冲的宽度，并画出对应于u I 的u O1和u O2波形。
图T6-3RCt w 7.06-4图T6-4所示电路为可控多谐振荡器，已知tW等于振荡器输出脉冲周期的5倍，请对应u k画u O1和u O2的波形。
图T6-46-5试构成一个如图6-23所示的RC环形振荡器电路，要求振荡器输出信号的频率为1kHZ ，请估算R和C的数值。
若要求振荡频率为1HZ，则R和C又该为多少？解：T≈2.2RC，f=1KHZ，则T=1ms，因此，当f=1KHZ时，RC=0.45ms；当f=1HZ 时，RC=0.45s。
6-6试用555定时器构成一个单稳态电路，要求输出脉冲幅度≥10V，输出脉冲宽度在1-10秒范围内连续可调。
解：根据题意，用555定时器设计得单稳态触发器取R1=22K,R2=18K，分压后输入端电压为6.75V(电源电压为15V），一般的，555定时器得输出高电平不低于其电源电压得90%，因此选15v.则UO输出脉宽t W=1.1RC设C=1000μF,则1≤1.1R×1000×10-6≤ 10 909≤R ≤9K6-7图T6-7是用两个555定时器接成的延迟报警器。
当开关S 断开后，经过一定的延 迟时间后扬声器开始发出声音。
如果在延迟时间内S 重新闭合，扬声器不会发出 声音。
在图中给定的参数下，试求延迟时间的具体数值和扬声器发出声音的频率。
图中的G 1是CMOS 反相器，电源电压为12V 。
数字电路第6章习题答案
6.2 试作出101序列检测器得状态图，该同步电路由一根输入线X ，一根输出线Z ，对应与输入序列的101的最后一个“1”，输出Z=1。
其余情况下输出为“0”。
（1） 101序列可以重叠，例如：X ：010101101 Z ：000101001 （2） 101序列不可以重叠，如：X ：010******* Z ：0001000010 解：1）S 0：起始状态，或收到101序列后重新开始检测。
S 1：收到序列起始位“1”。
S 2：收到序列前2位“10”。
10101…X/Z0/01/0X/Z11…100…2）10101…X/Z0/0X/Z11…100…6.3对下列原始状态表进行化简：(a)解：1）列隐含表：A B CDC B ×A B CD C B ×AD BC ××(a)(b)2）进行关联比较 所有的等价类为：AD ，BC 。
最大等价类为：AD ，BC ，重新命名为a,b 。
3）列最小化状态表为：a/1b/0bb/0a/0aX=1X=0N(t)/Z(t)S(t)(b)N （t ）/Z （t ）S （t ）X=0 X=1A B/0 H/0B E/0 C/1C D/0 F/0D G/0 A/1E A/0 H/0F E/1 B/1G C/0 F/0H G/1 D/1解：1）画隐含表：2）进行关联比较：AC,BD,EG ,HF,之间互为等价隐含条件，所以分别等价。
重新命名为： a, b, e, h 3)列最小化状态表：N （t ）/Z （t ） S （t ）X=0 X=1a b/0 h/0b e/0 a/1 e a/0 h/0 h e/1 b/1试分析题图6.6电路，画出状态转移图并说明有无自启动性。
解：激励方程：J1=K1=1；J2=Q1n⎯Q3n，K2=Q1nJ2=Q1n Q2n，K2=Q1n状态方程：Q1n+1=⎯Q1n·CP↓Q2n+1=[Q1n⎯Q3n⎯Q2n+⎯Q1n Q2n]·CP↓Q3n+1=[Q1n Q2n⎯Q3n+⎯Q1n Q3n]·CP↓状态转移表：序号Q3Q2Q10 1 2 3 4 5 000 001 010 011 100 101偏离状态110Æ111111Æ000状态转移图状态转移图：Q3Q2Q1偏离态能够进入有效循环，因此该电路具有自启动性。
数电第六章答案全部
P6-19 解：由状态图作出状态转移表如表解 6-19 所示，由状态转移表可作出各触发器的次态卡 诺图和输出函数卡诺图如图解 6-19 所示。由图解 6-19 求得各触发器的状态方程和输出函 数，最后求得各触发器的激励函数：
n 1 Q2 Q1 Q0 Q 2 ,
Q1n 1 Q 2 Q0 Q1 Q2 Q1 Q0 Q 2 Q1 Q 0 Q 2 Q0 Q1 Q2 Q0 Q1 , Q0n 1 Q 2 Q 0 Q2 Q1 Q0 ,
3. 试用 JK 触发器和 D 触发器分别构成下列电路： （1） 四位二拍接收数据寄存器； （2） 四位单拍接收数据寄存器。 解： （1） 由 JK 触发器构成的四位二拍接收数据寄存器如图解 6-12（a）所示，由 D 触发器构成的四位二拍接收数据寄存器如图解 6-12（b）所示。
（2） 由 JK 触发器构成的四位单拍接收数据寄存器如图解 6-12（c） ， （d）所示， 由 D 触发器构成的四位单拍接收数据寄存器如图解 6-12（e）所示。
J 2 Q1 Q0 , K2 1,
J 1 Q 2 Q0 , K 1 Q2 Q0 ,
J0 Q2 K 0 Q2 Q1
Z Q2 Q11 Q 0
20.设计一个时序逻辑电路，该时序电路的工作波形图由图 P6-20 给出。
图 P6-20 解：该时序电路可视为一个三输出的脉冲分配器，工作波形的周期为八拍，可以先用八进 制计数器产生 8 个状态作为组合电路的输入， 然后通过组合电路产生三路输出， 其电路结 构框图如图解 6-20 所示，组合电路的真值表如表解 6-20 所示。 （设计数器的输出为：
S1 为接收到一个 1 的状态；
S 2 为在收到 1 后接收到一个 0 的状态； S 3 为在顺序收到 10 后接收到一个 1 的状态；
数字电子技术 第六章习题答案
第六章 习题解答6.1. 分析题图P6.1所示电路的功能，列出功能表。
解：图P6.1所示电路的功能表如表6.1所示。
将功能表中各变量数值关系的逻辑函数用对应的“卡诺图”如图6.1所示。
RS 具有约束条件RS ＝0，触发器的逻辑表达式为⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ，根据这一逻辑表达式，P6.1逻辑电路具有基本RS 触发器的逻辑功能，约束条件是SR=0。
6.2同步RS 触发器与基本RS 触发器的主要区别是什么？解：同步RS 触发器与基本RS 触发器的主要区别是基本RS 触发器的RS 输入信号不论任何时刻都是有效的，只要RS 输入的状态组合发生变化，输出Q 的状态跟随发生变化；而同步同步RS 触发器的RS 输入信号只要在CP 时钟脉冲信号有效时段内起作用，只有在这一时段内，输出Q 的状态才跟随RS 输入的状态组合变化而发生变化。
1& & 1QR图 P6.1QR S Q nQ n+1功 能 1 1 1 1 0 1 不用 不用 不允许11 0 0 0 1 0 0 01=+n Q 置0 0 0 1 1 0 1 1 1 11=+n Q 置10 00 00 10 1n n Q Q =+1 保持6.3如图P6.3 (a)所示电路的初始状态为Q =1，R 、S 端和CP 端的信号如图P6.3（b ）所示，画出该同步RS 触发器相应的Q 和Q 端的波形。
解：根据图P6.3 (a)所示电路结构，其功能为同步RS 触发器，电路的特性方程为：⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ，若R=S=1，在CP 时钟脉冲信号为“1”的时段内，触发器的两个输出端的状态均输出“1”，此种情况下，若CP 时钟脉冲信号从“1”状态，跳变为“0”的输入状态，则触发器的两个输出状态为不确定状态。
根据特性方程以及电路的初始状态，作出电路的输出端时序图如图6.3所示。
6.4 主从RS 触发器输入信号的波形如图P6.4（a ）、（b ）所示。
数字电路第6章习题参考答案
0
n
0
1 1 1
1
0 0 1
1
0 1 0
0
0 0 0
1
1 1 1
0
0 1 1
0
1 0 1
Q2
0 0 0
CP3 Q2 Q3
n 1
0
n
1
0
1
0
1
0
1
0 0 0
0
0 0 0
0
0 1 1
0
0 0 0
Q3
1
1
1 1
n
0
0 0 1
0
1 1 0
1
0 1 0
CP4 CP Q4
n 1
0
0 0 0
00
1000
Q1 n 0 1 0 1 0 1 0 1 0
11 10
0111
Q2n+1 0 1 1 0 0 1 1 0 0
01 11 10
0110
1 0 1 0 1 0 1 0 0
00 01
0101
11 10
10
Q2 n 0 0 1 1 0 0 1 1 0
01
Q4n+1 0 0 0 0 0 0 0 1 0
00 01 11 10
0 1 1 0
X
1 0 0
X
0 0 1
X
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Q3n Q2n z Q1 n 00 01 11 10
0 1 1 0 0 0 X X 0 X
1
1
1
X
X
X
从6.9--6.19 共11道题，都是关于74LS90、 74LS160、 74LS194的习题。现将它们总结如下： 异步式2-5-10进制集成计数器74LS90功能表
万里学院-数字电子技术基础-第六章习题及参考答案
第六章习题一、选择题1．PROM和PAL的结构是。
A.PROM的与阵列固定，不可编程B. PROM与阵列、或阵列均不可编程C.PAL与阵列、或阵列均可编程D. PAL的与阵列可编程2．PAL是指。
A.可编程逻辑阵列B.可编程阵列逻辑C.通用阵列逻辑D.只读存储器3．当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于。
A.组合逻辑电路B.时序逻辑电路C.存储器D.数模转换器4．PLD器件的基本结构组成有。
A.输出电路B.或阵列C. 与阵列D. 输入缓冲电路5．PLD器件的主要优点有。
A.集成密度高B. 可改写C.可硬件加密D. 便于仿真测试6．GAL的输出电路是。
A.OLMCB.固定的C.只可一次编程D.可重复编程7．PLD开发系统需要有。
A.计算机B. 操作系统C. 编程器D. 开发软件8．只可进行一次编程的可编程器件有。
A.PALB.GALC.PROMD.PLD9．可重复进行编程的可编程器件有。
A.PALB.GALC.PROMD.ISP-PLD10．ISP-PLD器件开发系统的组成有。
A.计算机B.编程器C.开发软件D.编程电缆11．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有。
A.PALB.GALC.PROMD.PLA12.GAL16V8的最多输入输出端个数为。
A.8输入8输出B.10输入10输出C.16输入8输出D.16输入1输出13一个容量为1K×8的存储器有个存储单元。
A.8B. 8192C.8000D. 8K14．要构成容量为4K×8的RAM，需要片容量为256×4的RAM。
A. 8B.4C. 2D.3215．寻址容量为16K×8的RAM需要根地址线。
A. 8B. 4C.14D.16KE. 1616．RAM的地址码有8位，行、列地址译码器输入端都为4个，则它们的字线加位线共有条。
A.8B.16C.32D.25617．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。
哈工大数字电路书后答案第6章
【6-1】解：波形如图A6.1所示。
R d S d QQ不定状态图A6.1【6-2】解：此电路可以通过按动微动开关从Q 端输出一个脉冲，触点到达2，Q 端输出“1”，触点返回1，Q 端返回“0”。
触点在2端发生抖动，因触发器的锁存作用，Q 端输出的 “1” 不会发生变化。
【6-3】解：此题是由或非门构成的基本RS 触发器，画出输出端的波形如图A6.3所示。
d S dR不定状态图A6.3【6-4】解：波形如图A6.4所示，此电路可获得双相时钟。
Q Q CPY Z图A6.4【6-5】解：1．CP =0时，保持；CP =1时，真值表如表A6.1所示。
表A6.1D n Q n Q n+1 0 0 0 0 1 0 1 0 1 1 1 12．特性方程Q n+1=D 。
3．该电路为锁存器（时钟型D 触发器）。
CP =0时，不接收D 的数据；CP =1时，把数据锁存，但该电路有空翻。
【6-6】解：波形如图A6.6所示。
CP J KJ K QQ图A6.6【6-7】解：波形如图6.7所示。
D Q图A6.7【6-8】解：D 触发器转换为J-K 触发器 n n n n D J Q K Q J Q K Q =+=⋅ 如图A6.8(a)所示。
JK 触发器转换为D 触发器 J D =，K D = 如图A6.8(b)所示。
QJCPQD(a) (b)图A6.8【6-9】解：1.CP 作用下的输出Q 0 Q 1和Z 的波形如图； 2、Z 对CP 三分频。
CP Q Q Z01图A6.9【6-10】解：输出波形如图6.10所示。
CP A F图A6.10【6-11】解：输出波形如图A6.11所示。
CP Q A 01Q图A6.11【6-12】解：见图6.11(b)所示。
该电路A 输入每出现一次下降沿，Q 1端就输出一个宽度等于时钟周期的脉冲。
AQ0Q 1CP图A6.12。
河南城建学院数字电子技术第六章作业
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根据表6-2，74LS00的最大传播延迟为15ns，图X6-9电路共6级，
因此，该电路的最大传播延迟= 15 × 6 = 90 ns
6.10
根据表6-2，74AHCT00的最大传播延迟为9ns，图X6-9电路共6级，
因此，该电路的最大传播延迟= 9 × 6 = 54 ns
6.13
最小传播延迟为典型值的1/4 ~ 1/3 。
74LS86为2输入异或门，内部电路如图6-68 (b) 所示。
当其中一个输入固定为低电平时，从另一个输入到输出只需经过两个与非门；当其中一个输入固定为高电平时，从另一个输入到输出需要经过三个与非门。
因此，图X6-13电路中每个异或门的延迟级数标记如下：
3级2级2级3级
当IN从1到0时，
典型延迟= t pLH(3级)+ t pLH(2级)+ t pLH(2级)+ t pHL(3级)
[查表6-2 ] = 20 + 12 + 12 + 13 = 57 ns 最小延迟≈典型延迟/ 4 = 57 / 4 ≈14 ns
当IN从0到1时，
典型延迟= t pHL(3级)+ t pHL(2级)+ t pHL(2级)+ t pLH(3级)
[查表6-2 ] = 13 + 10 + 10 + 20 = 53 ns 最小延迟≈典型延迟/ 4 = 57 / 4 ≈13 ns
6.16
低电平有效的更快，正如与非门比与门快一样。
6.20
(a)
(e)
6.21。