数字钟数字逻辑
数字逻辑课程设计 数字电子钟.
课程设计(综合实验)报告题目：第四个实验数字电子钟院系：计算机科学系班级：计算计科学与技术1班学号：学生姓名：队员姓名：指导教师：《数字逻辑》综合实验任务书一、目的与要求1 目的1.1综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。
1.2注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。
1.3培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。
1.4提高学生运用所学的理论知识和技能解决实际问题的能及其基本工程素质。
2.要求2.1 能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。
2.2根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。
要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。
2.3进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。
2.4学会电子电路的安装与调试技能，掌握常用仪器设备的正确使用方法。
利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。
2.5学会撰写综合实验总结报告。
2.6通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。
要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。
2.7在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。
二、主要内容数字电子钟设计一台能显示时﹑分、秒的数字电子钟，要求如下：1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器；2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。
元器件选择74LS162：4块与非门74LS00：2块共阳数码管LED 74LS161：2块GAL16V8：2块晶体振荡器：1MHZ GAL20V8：1块TDS-4实验箱导线若干所需要器件的图片如下1同步十进制计数器74LS162 3输入正与非门74LS002异步十六进制计数器 74LS161 4GAL20V8一、 设计（实验）正文数字钟实际上是一个对标准频率（1HZ ）进行计数的计数电路。
数字逻辑电子钟
数字逻辑电子钟数字逻辑电子钟是一种用数字电子技术制作的钟表，它使用数字信号来控制时钟的精度和计算时间。
数字逻辑电子钟具有准确性高、稳定性好、使用寿命长等优点，在现代化的家庭中得到了广泛的应用。
数字逻辑电子钟的原理是通过一个准确的时钟芯片产生一个稳定的时基。
这个时钟芯片通常是一个晶体振荡器，它会在一定频率下震荡，从而产生一个准确的时基信号。
数字逻辑电子钟通过将这个信号分频，并通过逻辑控制来产生精确的时间信号。
数字逻辑电子钟的核心是计时器芯片。
计时器芯片包括时钟电路、分频器、计数器和显示器。
时钟电路产生一个稳定的时基信号，分频器将时基信号分频，计数器将分频后的信号进行计数，并通过显示器显示时间。
数字逻辑电子钟的时间计算采用二进制计数，通过数字电路控制时钟的进位和复位来实现时间的累加和显示。
其精确度可达到每天准差1秒左右。
数字逻辑电子钟的显示方式多种多样，可以分为电子液晶显示、LED显示、数码管显示等。
相对于传统的机械钟和石英钟而言，数字逻辑电子钟有很多优点。
首先，数字逻辑电子钟的时间精度高，由于采用数字信号进行计算，准确性可以达到每天准差不到1秒，而石英钟的准确性只能达到每天准差不到1分钟。
其次，数字逻辑电子钟的使用寿命长，因为其计时器芯片使用的是固态电路，耐用性高。
此外，数字逻辑电子钟的造价低，相对于机械钟和石英钟而言，数字逻辑电子钟的制造成本更低，因为其制造过程不需要大量的人力和原材料，因此产品的经济性更高。
数字逻辑电子钟的应用范围非常广泛，既可以用于住宅、写字楼、商铺、学校、科室等室内场所，也可以用于城市广场、机场火车站、街头路灯、车载设备等室外场所。
在家庭中，数字逻辑电子钟作为一种实用家具被广泛使用。
数字逻辑电子钟既可以作为时间的显示工具，也可以作为一个装饰品，增添空间美感。
此外，数字逻辑电子钟还可以设置各种各样的程序，如定时开关机、音乐播放等，更加符合现代人的需求。
总之，数字逻辑电子钟不仅有高精度、长使用寿命等优点，而且适用范围广泛，用途多样，因此得到越来越多消费者的青睐。
数字逻辑实验报告(数字时钟设计)
数字逻辑实验报告实验三、综合实验电路一、实验目的：通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。
二、实验原理：根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路三、实验设备与器件：主机与实验箱四、实验内容：（1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟，要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。
（2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。
（3）实验设计流程：（4）输入输出表：（5）各个功能模块的实现：A、计时功能模块的实现（电路图及说明）秒表部分及说明说明：该部分是实现功能正常计时中的秒部分的计时工作。
如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。
注解：第一个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平VCC第二个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平第一个163的预置位段分钟部分以及说明：说明：该部分是实现功能正常计时中的分部分的计时工作。
数字钟数字逻辑
数字钟的设计一、数字钟的功能描述（1）、计时和显示功能采用24小时制，以十进制数字显示时、分、秒（时从00-23，分、秒从00-59）。
（2）、校时功能。
当数字钟走时有偏差时，应能手动校时。
二、数字钟的设计思路根据功能要求，整个数字钟分为计时和校时两个部分。
计时部分秒计时电路接收1Hz时基信号，进行60进制计数，计满后秒值归0，并产生1/60Hz时钟信号，分钟计时电路接收1/60Hz时钟信号，进行60进制计数，计满后秒值归0，并产生1/3600Hz时钟信号，，小时计时电路接收1/3600Hz 时钟信号，进行24小时计数，计满后小时、分、秒均归0，如此循环往复。
校时部分，采用两个瞬态按键配合实现，1号键产生单脉冲，控制数字在计时/校时/校分/校秒两种状态间转换，2号键通过控制计数使能端让时/分/秒计数器发生状态翻转发达到指定的数值。
总体原理电路如下图-1所示：图-1数字钟的原理电路三、采用原理图和HDL混合设计方式实现数字钟（1）小时计时电路小时计时电路需要24进制计数，其电路下图-2所示：图-2 小时计时电路该电路用两片74160（一位十进制加法计数器）采用同步连接构成24进制计数器，通过译码电路识别暂态“24”，输出低电平使计数器清零。
整个计数循环为00→01→02→……→23→00→……，共有24个稳定状态。
计数值采用BCD码形式，Q7-Q4表示小时的十位，Q3-Q0表示小时的个位。
EN输入端当正常计数状态时接收分钟计时电路的进位输出，而在校时状态时接收校时脉冲用于控制小时值的翻转。
小时计时模块的输入输出端口如下图-3所示：图-3 小时计时电路的端口特征（2）分钟、秒计时电路分钟、秒计时需要60进制计数，其电路下图-4所示：图-4 分钟计时电路该电路用两片74160（一位十进制加法计数器）采用同步连接构成60进制计数器，通过译码电路识别暂态“59”，输出低电平使计数器清零。
整个计数循环为00→01→02→……→58→59→00→……，共有60个稳定状态。
数字逻辑电路课设—简易数字钟设计
数字逻辑电路课程设计报告多功能数组钟设计一、设计要求：通过Maxplus II使用VHDL语言编写设计一款多功能数字钟，具体功能如下：1、时钟时，分，秒分别显示且能正确计数。
2、整点报时，时钟在将要到达整点的最后十秒，给予蜂鸣提示。
3、校时，可以通过相应开关按钮对时钟的时分秒进行调整。
4、闹钟，用户可以预设闹铃时刻，当时间到达该时刻时，发出蜂鸣提示。
二、总体设计：1、设计框图：2、外部输入输出要求：外部输入要求：输入信号有1024Hz时钟信号、低电平有效的秒清零信号CLR、低电平有效的调分信号SETmin、低电平有效的调时信号SEThour；外部输出要求：整点报时信号SOUND（59分51／3／5／7秒时未500Hz低频声，59分59秒时为1kHz高频声）、时十位显示信号h1（a，b，c，d，e，f，g）、时个位显示信号h0（a ，b，c，d，e，f，g）、分十位显示信号m1及分个位m0、秒十位s1及秒个位s0；数码管显示位选信号SEL0／1／2等三个信号。
3、各模块功能：1）FREQ分频模块：整点报时用的1024Hz与512Hz的脉冲信号，这里的输入信号是1024Hz信号，所以只要一个二分频即可；时间基准采用1Hz输入信号直接提供（当然也可以分频取得，这里先用的是分频取得的信号，后考虑到精度问题而采用硬件频率信号。
2）秒计数模块SECOND：60进制，带有进位和清零功能的，输入为1Hz脉冲和低电平有效的清零信号CLR，输出秒个位、时位及进位信号CO。
3）分计数模块MINUTE60进制，带有进位和置数功能的，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位及进位信号CO。
4）时计数模块HOUR：24进制，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位。
5）扫描模块SELTIME：输入为秒（含个／十位）、分、时、扫描时钟CLK1K，输出为D和显示控制信号SEL。
6）整点报时功能模块ALERT：输入为分／秒信号，输出为高频声控Q1K和Q500。
数字逻辑课程设计报告 电子钟
数字逻辑课程设计报告电子钟数字逻辑课程设计报告-电子钟数字逻辑电路―课程设计报告数字逻辑课程设计报告-----多功能数字钟的同时实现一．设计目的：1.学会应用领域数字系统设计方法展开电路设计。
2.进一步提高maxplusii软件开发应用领域能力。
3.培育学生综合实验能力。
二．实验仪器与器材：1、开发软件maxplusii软件2、微机3、isp实验板se_3型isp数字实验开发系统4、打印机三．实验任务及建议设计一个多功能数字钟：1.能进行正常的时、分、秒计时功能。
1）用m6m5展开24十进制小时的表明；2）用m4m3展开60十进制分的表明；3)用m2m1进行60进制秒的显示。
2.利用按键实现“校时”、“校分”和“秒清单”功能。
1)按下sa键时，计时器快速递减，按24小时循环，并且计满23时返回00。
2)按下sb键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
3)按下sc，秒清零。
建议按下“sa”或“sb”均不能产生数字LBP（“sa”、“sb”按键就是存有晃动的，必须对“sa”“sb”展开窭晃动处置。
）3.能够利用实验板上的扬声器并作整点报时功能。
1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500hz。
2）抵达59分后60秒时为最后一声整点报时。
整点报时的频率为1kz。
4.能够惹出时1）闹时的最小时间间隙为10分钟。
2）惹出时长度为1分钟。
3）惹出时声响就是单频的。
5．用maxplusii软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。
1）通过语言同时实现各模块的功能，然后再图画出高电路的顶层图。
2）消抖电路可以通过设计一个d触发器来实现，sa、sb、sc等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。
3）其他的计时功能、表明功能、多路挑选功能、分频功能、报时功能和惹出时等功能模块都用vhdl语言实现。
数字逻辑电路设计-多功能数字钟综述
数字逻辑电路设计-多功能数字钟多功能数字钟摘要：实验作品名为多功能数字钟，具有校时、清零、保持、整点报时、闹钟五大功能。
整个实验以QuartusII 7.0为软件设计基础，结合Altera公司研发的Cyclone系列可编程逻辑器件工具箱进行实际测试。
整个数字钟的开发完全遵照自顶向下的设计方法，这个设计因为该方法可移植性强、逻辑符合一般规律、可多人共做等优点而得以为设计人员省去大量时间和精力。
本作品在防抖动电路和蜂鸣器鸣响时长控制上拥有一定的自主创新性和理论证明，同时由于整个设计过程当中适当地对每个器件进行了有机的封装，所以电路图的逻辑关系较为清晰。
现在数字钟因其在日常生活生产中的作用而成为可盈利的商品，在金钱的驱动下数字钟的设计方法与本实验作品相比功能和效率上都有非常大的提升，故本实验的目的在于让设计者充分了解数字逻辑电路设计的流程和具体软件的使用方法。
关键词：数字钟，可编程逻辑器件，防抖动电路，学习型设计The design of Multifunctional digital clock Abstract: This experimental product is called Multifunctional digital clock. It has five major functions such as time setting, resetting, holding, alarming, andbeeping when it comes to an addition to the hour. The whole experiment isbased on the software of design called Quartus II 7.0 and is tested bycombining the Cyclone series of programmable logical device provided byAltera. The clock is designed under the process of ‘from the top to the end’.The method spares designers lots of time and energy for its flexibility to betransplanted, easiness for ordinary logic reasoning and availability forcooperative designing. The product is self-creative and provable in terms ofturbulence muting and manipulation of the period of beeping. At the sametime, the diagrams of the circuits are apparently logical thanks towell-organized sealing of each part of device during the design. In this eraof common concept of inexpensiveness of digital clocks, methods andeffectiveness of designing a clock are improved due to its profitability.Hence, this experimental design is aimed at letting the participants tounderstand the process of digital logic circuits designing and to get tofamiliar with the usage of particular software.Keyword: Digital Clock, programmable logic device, mute circuit, design for learning目录一．设计要求与说明 (4)二．方案论证 (4)1.设计整体思路2.设计大体流程三．各子模块设计原理与调试仿真 (5)1.时钟发生器 (5)2.计时电路 (7)3.显示电路 (9)4.校分电路和清零电路 (12)5.报时电路 (13)6.储时电路 (15)7．选择电路 (16)8.闹钟比较电路 (16)9．其他 (17)四．编程下载1．整体电路图 (18)2．管脚配置 (19)3．编译调试 (19)五．实验感想一．设计要求与说明1、能进行正常的时、分、秒计时功能2、分别由六个数码管显示时分秒的计时3、使能开关4、清零开关5、校分开关6、校时开关7、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz,59’59”时报时频率为1KHz, ）8、闹表设定功能9、自己添加其他功能二．方案论证1．设计整体思路图1数字钟的功能设计思路大致如图1时钟发生电路：位计时电路提供频率为1HZ的稳定脉冲，该电路是整个时钟是否精准的关键计时电路：由时钟发生器驱动，存储并演绎时间的流逝储时电路（闹钟）：储存一个固定的时间选择电路：由输入端控制调校或显示储时电路和计时电路中的一个显示电路：将两个时间电路的输出信号调制成可输出的信号报时电路：根据时间信号以一定的模式输出符合要求的蜂鸣器驱动信号校分电路：使时间电路脱离时钟驱动并以累加的方式分别调校时与分清零电路：使时钟电路的所有信号归零2设计大体流程1）设计时钟发生电路与计时电路2）连接两个模块并调试电路，分别用ＬＥＤ灯检测时分秒的运行状况3）设计显示电路并单独调试4）连接时钟电路和显示电路并调试，整体调试时钟电路5）设计校分电路和清零电路并连接调试6）设计报时电路并单独调试7）连接报时与时钟电路，利用已调校好的调分清零电路调校报时电路的功能8）设计储时电路（在计时电路上适当修改）9）设计选择电路将计时电路和储时电路连接，调校选择电路以保证时间与调校显示的接口功能正常10）整体调试并增加诸如防抖动等优化电路三．各子模块的设计原理与调试１．时钟发生器图２时钟发生器设计思路大致如图２１）十六分频电路由四个Ｔ触发器异步连接而成２）图３实时（timing）仿真如图4图4有仿真图波形可初步断定用4*T触发器一步连接对高频信号进行16分频是不会产生明显延迟和错位现象３）一千分频电路由三个十进制加法计数器连接而成，连接方式是：低位计数器的QD端与高位计数器的CLK端相连图5为方便今后对十分频器的使用在此对其进行了封装，仿真波形图如下图6输入波周期为10ns，由图6所示仿真图中的时间条可看出，在Timing 模式下1000分频电路对高频信号几乎无延迟与错位，同时可看出该分频器的占空比为1:10。
数字逻辑课程设计(数字时钟)
武汉纺织大学《数字逻辑》课程设计报告题目：院系：专业班级：学号：学生姓名：指导教师：年月日一、引言《数字逻辑》课程设计是配合本课程课堂和实验教学的一个实践性教学环节。
其目的是巩固所学知识，提高实验动手能力，加强综合应用能力，启发创新思维。
其任务是让学生通过动手动脑进行大中型数字逻辑电路的设计、仿真、调试，巩固和应用所学的理论和实验技能；掌握应用EDA开发工具设计大中型数字电路系统的设计流程、仿真、检测技术直至下载到FPGA物理器件进行实际物理测试的能力；提高设计能力和实验技能，为以后进行毕业设计、电子电路的综合设计、研制电子产品等打下基础。
二、系统介绍1.设计平台介绍1)本次《数字逻辑》课程设计使用Altera公司的PLD/FPGA开发软件QuartusⅡ11.0和机房SOPC EDA工具箱。
2)本课程设计使用EP3C80F484C8逻辑芯片，需用Quartus创建一个工程，完成工程中各部分设计后画出总电路图，经过编译后分配管脚，下载到芯片中，在试验箱上连接导线，实现设计。
2.知识点及技术难点分析1)本次课程设计涉及到的知识点主要有：VHDL硬件语言、八段段显示器（数码管）相关知识、时序电路设计、EDA软件及试验箱的使用等。
2)其中较难的是时序电路的设计及EDA软件的使用。
三、设计任务及设计原理1.设计任务此次课程设计课题为数字电子逻辑电路设计，需在试验箱上实现一个24小时制动态显示的数字时钟，具有小时，分钟和秒的显示，且具有整点报时效果（例如在10:59:00开始，每隔2秒发出一次声音，前四次低频率，最后进位时发出高频率声响。
）2.设计原理1)这次课题中需用VHDL硬件语言编出秒钟、分钟、24小时制时钟、8选1数据选择器、八进制计数器、译码器、控制器等7个器件的功能。
2)用控制器实现控制整点报时，快速调小时、分钟，清零秒钟，分频功能。
4HZ脉冲信号经过控制器分频得到1HZ脉冲，512HZ和1024HZ脉冲控制蜂鸣器发出低频率和高频率声音3)秒钟由控制器分频的1HZ频率脉冲控制4)分钟正常情况下由秒钟的进位输出作为脉冲信号控制，在快速调整时间时由4HZ脉冲控制5)时钟同分钟一样。
数字逻辑课设报告数字电子钟
课程设计(综合实验)报告题目：第四个实验数字电子钟院系：计算机科学系班级：计算计科学与技术1班学号：学生姓名：队员姓名：指导教师：《数字逻辑》综合实验任务书一、目的与要求1 目的1.1综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。
1.2注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。
1.3培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。
1.4提高学生运用所学的理论知识和技能解决实际问题的能及其基本工程素质。
2.要求2.1 能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。
2.2根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。
要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。
2.3进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。
2.4学会电子电路的安装与调试技能，掌握常用仪器设备的正确使用方法。
利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。
2.5学会撰写综合实验总结报告。
2.6通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。
要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。
2.7在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。
二、主要内容数字电子钟设计一台能显示时﹑分、秒的数字电子钟，要求如下：1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器；2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。
元器件选择74LS162：4块与非门74LS00：2块共阳数码管LED 74LS161：2块 GAL16V8：2块晶体振荡器：1MHZ GAL20V8：1块 TDS-4实验箱导线若干所需要器件的图片如下1同步十进制计数器74LS162 3输入正与非门74LS002异步十六进制计数器74LS161 4 GAL20V8一、 设计（实验）正文数字钟实际上是一个对标准频率（1HZ ）进行计数的计数电路。
《数字逻辑》数字时钟课程设计报告
《数字逻辑》课程设计报告题目数字时钟学院（部）信息工程学院专业计算机科学与技术班级计算机一班学生姓名学号201324026 月29 日至7 月 3 日共1 周指导教师（签字）题目一．摘要：钟表的数字化给人们的生产生活带来了极大的方便，并且极大的扩展了钟表原先的报时功能。
诸如定时自动报有这些，都是以钟表数字化为基础的。
因此，研究数字钟及扩大其应用，有着非常警、学校的按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯，甚至各种定时电气的自启用等。
所现实的意义。
本次数电课设我组设计的数字时钟是由石英晶体振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路和计时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器在七段显示器上显示时间。
二．关键词：校时计时报时分频石英晶体振荡器三．技术要求：1、有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能；2、有计时功能，时钟不会在计时的时候停下。
计时范围是0~99秒；3、有闹铃功能，闹铃响的时间由使用者自己设置，闹铃时间至少一分钟；4、要在七段显示器（共阴极6片）显示时间；5、电子钟要准确正常地工作。
四、方案论证与选择：钟表的是长期使用的器件，误差容易积累由此增大。
所以要求分频器产生的秒脉冲要极其准确。
而石英晶体产生的信号是非常稳定的，所以我们使用石英晶体产生的信号经过分频电路作为秒脉冲。
秒脉冲信号经过6级计数器，分别得到“秒”、“分”、“时”的个位、十位的计时。
由实际的要求，“秒”、“分”计数器为60进制的计数器，小时为24进制。
由于74LS160十进制加法计数器易于理解使用，我们在设计各个计数器时都是由采用74LS160芯片级联构成。
在计时部分，最小单位是0.01s，我们采用555多谐振荡器产生100HZ的信号作为秒脉冲进入一个4级计数器，计时范围是0~99秒。
石英晶体我们选择的是振荡频率为2ⁿ（我们找到的最小振荡频率为n=15），与四个74LS161组成的计数器来分频，使振荡频率变为1HZ,这样秒脉冲就产生了。
数字逻辑课程设计 数字钟的设计 包括完整电路图
数字逻辑课程设计报告数字钟的设计与制作一、设计任务和基本要求 (1)二、原理分析与电路设计 (1)1、数字钟的构成 (1)2、数字钟的工作原理与电路设计 (1)1)振荡器 (1)2) 计数器 (2)3) 译码显示电路 (3)4) 校时电路 (3)5) 整点报时电路 (6)三、系统元器件的功能和作用 (6)1、74LS90芯片的功能和作用 (6)2、74LS47芯片 (6)3、半导体共阴极数码管 (6)四、整机电路设计 (6)五、系统调试 (6)总结与建议 (6)参考文献 (7)一、设计任务和基本要求：1、秒、分为00～59六十进制计数器。
2、时为00～23二十四进制计数器。
3、周显示从1～7为七进制计数器。
4、可手动校正，且具有整点报时功能。
5、用LED数码管作为显示器件。
总体方案：干电路系统由秒信号发生器、“星期、时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。
二、原理分析与电路设计：1、数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路所示为数字钟的总体电路框图。
2、数字钟的工作原理与电路设计1)振荡器：用信号发生器产生1 Hz脉冲信号2)计数器：秒计数器和分计数器都采用两块74LS90接成60进制计数器，如图所示。
时计数器则采用两块74LS90接成24进制计数器，如图所示。
星期计数器采用一块74LS90芯片接成7进制计数器。
如图所示。
图74LS90接成60进制计数器图1.3 74LS90接成24进制计数器图1.4 74LS90接成7进制计数器秒脉冲信号经秒计数器累计，达到60时，向分计数器送出一个分脉冲信号。
分脉冲信号再经过分计数器累计，达到60时，向时计数器送出一个时脉冲信号。
时脉冲信号再经过时计数器累计，达到24时，向星期计数器送出一个星期脉冲信号，星期脉冲信号在经过星期计数器累计，达到7时进行复位归零。
数字逻辑与数字系统课程设计--多功能数字钟
一、设计要求1.具有以二十四小时制计时、显示、整点报时、时间设置公能。
2.精度要求为1s。
二、系统功能简介1.计时：正常工作状态下每天按24小时制计时并显示，蜂鸣器无声，逢整点报时。
2.整点报时：蜂鸣器在59分钟的51、53、55、57、59秒时发出频率为512hz的低音，在59秒时发出1024hz的高音，结束时为整点。
3.显示：要求采用扫描显示方式驱动8个LED数码管显示小时、分、秒、横线。
4.调时和校时：当开关处于“k1”、“k2”处于“1”时正常计时，当k1处于“0”位置时可以对小时校时，当k2处于“0”位置时可以对分钟进行校时。
另外对六十进制计数器加了一个清零端，可以进行秒的复位。
三、系统简介1.开发系统：windows xp/982.开发软件：MAX+PIUS II3.开发芯片：EP1K10TC100—3四、主要模块简介此系统由计时调时模块、闹钟模块、定时模块、动显模块和分频模块组成。
数字钟系统总体结构框图：1 分频器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport (clk :in std_logic;f1024,f512,f4,f1 :out std_logic);end fenpin ;architecture behav of fenpin issignal q:std_logic_vector(9 downto 0);beginprocess(clk,q)beginif(clk'event and clk='1')thenif(q="1111111111")thenq<="0000000000";elseq<=q+1;报时 控制电路 控 计时校时 控制电路 显示 控制电路 整点报时 电路扫描显示 电路end if ;end if ;f1024<=clk;f512<=q(0);f4<=q(7);f1<=q(9);end process;end behav;2 二选一数据选择器library ieee;use ieee.std_logic_1164.all;entity mux2_1 isport(d0,d1,sel:in std_logic;q :out std_logic);end mux2_1;architecture amux of mux2_1 issignal temp1,temp2,temp3 :std_logic; begincale:blockbegintemp1<=d0 and sel;--1正常计时temp2<=d1 and (not sel);--0调时temp3<=temp1 or temp2;q<=temp3;end block cale;end amux;324进制计数器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mo24 isport(clk:in std_logic;qh,ql:out std_logic_vector(3 downto 0));end mo24;architecture wc of mo24 issignal qhh,qll:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clk'event and clk='1') thenif(qll="0010" and qhh="0011")thenqhh<="0000";qll<="0000";elsif(qhh="1001")thenqll<=qll+1;qhh<="0000";else qhh<=qhh+1;end if;end if;qh<=qhh;ql<=qll;end process;end wc;460进制计数器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m60 isport(clk,clr:in std_logic;qh,ql:out std_logic_vector(3 downto 0);co:out std_logic);end m60;architecture wc of m60 issignal qhh,qll:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clr='0') thenqll<="0000";qhh<="0000";elsif(clk'event and clk='1') thenif(qll="0101" and qhh="1001")thenqhh<="0000";qll<="0000";co<='1';elsif(qhh="1001")thenqll<=qll+1;co<='0';qhh<="0000";else qhh<=qhh+1;co<='0';end if;end if;qh<=qhh;ql<=qll;end process;end wc;58进制器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mo8 isport(clk:in std_logic;qh:out std_logic_vector(2 downto 0));end mo8;architecture wc of mo8 issignal qhh:std_logic_vector(2 downto 0);beginprocess(clk)beginif(clk'event and clk='1') thenif( qhh="111")thenqhh<="000";elseqhh<=qhh+'1';end if;end if;qh<=qhh;end process;end wc;68选1数据选择器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux81 isport(a0,a1,a2,a3,a4,a5,a6,a7:in std_logic_vector(3 downto 0);b:in std_logic_vector(2 downto 0);q:out std_logic_vector(3 downto 0));end mux81;architecture wc of mux81 issignal qq:std_logic_vector(3 downto 0); beginprocess(b)begincase b iswhen "000"=>qq<=a0;when "001"=>qq<=a1;when "010"=>qq<=a2;when "011"=>qq<=a3;when "100"=>qq<=a4;when "101"=>qq<=a5;when "110"=>qq<=a6;when "111"=>qq<=a7;when others=>qq<="0000";end case;q<=qq;end process;end wc;77段译码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yima7 isport(d:in std_logic_vector(3 downto 0);y:out std_logic_vector(6 downto 0)); end yima7;architecture wc of yima7 isbeginprocess(d)begincase d iswhen"0000"=>y<="1111110";when"0001"=>y<="0110000";when"0010"=>y<="1101101";when"0011"=>y<="1111001";when"0100"=>y<="0110011";when"0101"=>y<="1011011";when"0110"=>y<="1011111";when"0111"=>y<="1110000";when"1000"=>y<="1111111";when"1001"=>y<="1111011";when others=>y<="0000001";end case;end process;end wc;8报时器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity baoshi isport (m1,m0,s1,s0: in std_logic_vector(3 downto 0); clk:in std_logic;q: out std_logic);end baoshi;architecture rt of baoshi isbeginprocess(m0,m1,s1,s0)beginif rising_edge(clk) thenif m1="0101"and m0="1001" and s1="0101" thenif s0="0001"or s0="0011"or s0="0101" or s0="0111"or s0="1001" thenq<='1';else q<='0';end if;else q<='0';end if;end if;end process;9 顶层模块组合：五相关图形(一) 1.控制模块仿真图2.计时控制模块仿真图4.显示驱动模块仿真图：5.动态显示仿真图：6.闹铃模块仿真图：五、设计感言。
数字电路课程设计 数字钟逻辑电路设计
数字电路课程设计数字钟逻辑电路设计
数字钟逻辑电路设计可以参考如下步骤：
1. 确定所需功能：数字钟通常需要显示当前时间、设置闹钟、调整时间等功能。
根据需求确定需要实现的功能。
2. 设计时钟计时电路：时钟计时电路可以使用时钟发生器和计时器组合实现。
时钟发生器用于产生稳定的时钟信号，计时器用于记录时间。
可以选择使用74系列的计数器和分频器来实现。
3. 设计时钟显示电路：时钟显示电路可以使用数码管显示时钟的小时与分钟。
可以使用BCD码->数码管译码器芯片来实现。
4. 设计闹钟功能电路：闹钟功能可以使用定时器和蜂鸣器组合实现。
定时器用于设置闹钟时间，蜂鸣器用于发出闹钟提醒声音。
5. 设计按钮控制电路：按钮控制电路可以使用触发器和门电路组合实现。
触发器用于存储按钮状态，门电路用于控制不同功能的触发。
6. 连接各个模块：根据设计的电路模块连接各个模块，确保信号的正确传递和相互配合。
7. 进行测试和调试：对设计的数字钟逻辑电路进行测试和调试，确保各个功能都可以正常工作。
注意：数字钟逻辑电路设计需要具备一定的数字电路知识和电路设计经验。
在实际设计过程中可能还需要考虑一些细节问题，如时钟信号的精度、电源电压稳定性等。
数字时钟ad纯数字电路
数字时钟的AD纯数字电路设计需要使用数字逻辑元件来实现。
以下是一个简单的数字时钟AD纯数字电路设计步骤：
1. 产生频率为1Hz的矩形波：使用一个频率为1Hz的振荡器，可以采用RC振荡电路或石英晶体振荡器来实现。
2. 数字钟的“时”设计：使用一个24进制计数器来实现，计数器的计数序列从00、01、…、23、00循环。
当计数到23小时59分59秒时，再来一个秒脉冲，重新开始启动。
可以采用反馈置数或反馈清零法进行24进制计数。
3. 分、秒的设计：使用一个60进制计数器来实现，计数器的模是60，个位是十进制，十位是六进制。
计数器的计数规律是从00、01、…、59、00循环。
4. 译码显示：使用一个译码器将计数器的输出转换成七段数码管的信号，从而在数码管上显示时间。
5. 校时电路：使用一个比较器将当前时间与设定时间进行比较，当两者相同时，输出一个校时信号，使时钟自动调整到设定时间。
可以通过10s脉冲进行校正，也能手动产生单次脉冲校正至时/分计数器。
可以设置一变量来控制实现校正或正常计数。
以上是一个简单的数字时钟AD纯数字电路设计步骤，可以根据需要进行修改和优化。
数字逻辑课程设计数字时钟课程设计数电课程设计 数字电子技术
数字逻辑课程设计课题名称数字时钟班级姓名指导教师日期 2008-6-24前言自从它被发明的那天起，就成为人们生活中必不可少的一种工具，尤其是在现在这个讲究效率的年代，时钟更是在人类生产、生活、学习等多个领域得到广泛的应用。
然而随着时间的推移，人们不仅对于时钟精度的要求越来越高，而且对于时钟功能的要求也越来越多，时钟已不仅仅是一种用来显示时间的工具，在很多实际应用中它还需要能够实现更多其它的功能。
诸如闹钟功能、日历显示功能、温度测量功能、湿度测量功能、电压测量功能、频率测量功能、过欠压报警功能等。
钟表的数字化给人们的生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。
诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。
可以说，设计多功能数字时钟的意义已不只在于数字时钟本身，更大的意义在于多功能数字时钟在许多实时控制系统中的应用。
在很多实际应用中，只要对数字时钟的程序和硬件电路加以一定的修改，便可以得到实时控制的实用系统，从而应用到实际工作与生产中去。
因此，研究数字时钟及扩大其应用，有着非常现实的意义。
数字钟从原理上讲是一种典型的数字电路,其中包括了组合逻辑电路和时序电路.目前,数字钟的功能越来越强,并且有多种专门的大规模集成电路可供选择.目录前言 (2)目录 (2)题目 (2)摘要 (2)关键字 (3)设计要求 (3)正文 (3)1电路结构与原理图 (3)2数码显示器 (3)60进制计数和24进制计数 (4)校时 (7)振荡器 (8)3.计算、仿真的过程和结果 (9)鸣谢 (11)元器件清单 (11)参考文献 (11)总结与体会 (11)教师评语 (12)数字时钟的课程设计摘要:数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字逻辑电路课程设计__数字钟
《数字逻辑》课程设计实验报告书题目：数字钟姓名：专业：班级：学号：指导教师：目录一、设计任务要求 (3)二、设计思想及说明 (4)三、设计和实现过程 (4)四、经验、体会总结 (12)五、参考文献 (13)一、设计任务与要求设计任务：设计一个具有整点报时功能的数字钟要求：1、设计一个有“时”、“分”、“秒”（11小时59分59秒）显示且有校时功能的数字钟。
2、有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间。
3、计时过程具有整点报时功能，当时间到达整点前10秒进行报时。
4、用中小规模集成电路组成数字钟，并在实验箱上进行组装、调试。
5、画出框图和逻辑电路图。
功能：1、计时功能：要求准确计时，以数字形式显示时、分、秒的时间。
小时的计时要求为“12翻1”。
2、校时功能：当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。
校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。
为使电路简单，这里只进行分和小时的校时。
对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。
校时方式有“快校时”和“慢校时”两种。
“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。
“慢校时”是用手动产生单脉冲作校时脉冲。
3、仿广播电台整点报时：每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。
二、设计思想及说明数字钟原理框图下图所示，电路一般包括以下几个部分：切换电路、时分秒计数器、校时电路、整点报时电路及星期显示电路。
其基本原理是:秒计数器按“60进制”向分计数器进位，分计数器按“60进制”向时计数器进位，小时计数器按“24进制”规律计数，计数器经译码器送到显示器。
计数出现误差可用校时电路进行校时，校分，并具有可整点报时功能。
电路组成框图：三、设计和实现过程1.各元件功能74LS160：可预置BCD异步清除器，具有清零与置数功能的十进制递增计数器。
电子行业数字逻辑 电子钟
电子行业数字逻辑电子钟1. 引言电子行业的发展已经深入到我们生活的各个领域，数字逻辑作为电子行业的基础，起着极其重要的作用。
在这个文档中，我们将讨论数字逻辑在电子钟中的应用。
2. 数字逻辑简介数字逻辑是指由数字电路组成的逻辑系统。
它是基于二进制数表示和处理的，通过逻辑门和触发器等元件来实现逻辑运算和存储功能。
数字逻辑广泛应用于计算机、通信、控制和其他各种电子设备中。
3. 电子钟的原理电子钟是一种可以自动显示时间的时钟，它使用数字逻辑来实现时间的计时和显示。
电子钟主要由以下几个部分组成：3.1 时钟信号源电子钟的时钟信号源通常是一个振荡器电路，它产生一个稳定的方波信号作为时钟信号。
这个时钟信号的频率决定了电子钟的时间精度。
3.2 计数电路计数电路是电子钟的核心部件，它根据时钟信号来计数，以实现时间的累加和显示。
计数电路通常由触发器和逻辑门构成，触发器用于存储计数值，逻辑门用于实现计数逻辑。
3.3 显示电路显示电路将计数电路的输出转换为人类可读的时间显示。
常见的显示方式包括数码管、液晶显示屏等。
3.4 控制电路控制电路用于设置电子钟的时间和其他功能，例如闹钟、定时功能等。
控制电路通过按键或其他输入方式接收用户的指令，并对电子钟的计数和显示进行控制。
4. 数字逻辑在电子钟中的应用在电子钟中，数字逻辑主要应用于计数电路和控制电路，以下是几个常见的例子：4.1 时钟计数计数电路使用触发器和逻辑门来对时钟信号进行计数。
触发器存储了当前的计数值，逻辑门用于确定计数逻辑，例如按时、按分和按秒来计数。
通过适当的逻辑设计，可以实现从0到59的计数，并且在溢出时自动进位。
4.2 时间显示计数电路的输出通过显示电路转换为数码管或液晶屏上的时间显示。
显示电路将计数值转换为相应的数字或字符，以实现时间的人类可读显示。
通过合理的逻辑设计，可以实现时、分、秒的显示，并且可以设置12小时制或24小时制。
4.3 控制功能控制电路通过按键或其他输入方式来接收用户的指令，并对电子钟进行控制。
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数字钟的设计一、数字钟的功能描述（1）、计时和显示功能采用24小时制，以十进制数字显示时、分、秒（时从00-23，分、秒从00-59）。
（2）、校时功能。
当数字钟走时有偏差时，应能手动校时。
二、数字钟的设计思路根据功能要求，整个数字钟分为计时和校时两个部分。
计时部分秒计时电路接收1Hz时基信号，进行60进制计数，计满后秒值归0，并产生1/60Hz时钟信号，分钟计时电路接收1/60Hz时钟信号，进行60进制计数，计满后秒值归0，并产生1/3600Hz时钟信号，，小时计时电路接收1/3600Hz 时钟信号，进行24小时计数，计满后小时、分、秒均归0，如此循环往复。
校时部分，采用两个瞬态按键配合实现，1号键产生单脉冲，控制数字在计时/校时/校分/校秒两种状态间转换，2号键通过控制计数使能端让时/分/秒计数器发生状态翻转发达到指定的数值。
总体原理电路如下图-1所示：图-1数字钟的原理电路三、采用原理图和HDL混合设计方式实现数字钟（1）小时计时电路小时计时电路需要24进制计数，其电路下图-2所示：图-2 小时计时电路该电路用两片74160（一位十进制加法计数器）采用同步连接构成24进制计数器，通过译码电路识别暂态“24”，输出低电平使计数器清零。
整个计数循环为00→01→02→……→23→00→……，共有24个稳定状态。
计数值采用BCD码形式，Q7-Q4表示小时的十位，Q3-Q0表示小时的个位。
EN输入端当正常计数状态时接收分钟计时电路的进位输出，而在校时状态时接收校时脉冲用于控制小时值的翻转。
小时计时模块的输入输出端口如下图-3所示：图-3 小时计时电路的端口特征（2）分钟、秒计时电路分钟、秒计时需要60进制计数，其电路下图-4所示：图-4 分钟计时电路该电路用两片74160（一位十进制加法计数器）采用同步连接构成60进制计数器，通过译码电路识别暂态“59”，输出低电平使计数器清零。
整个计数循环为00→01→02→……→58→59→00→……，共有60个稳定状态。
计数值采用BCD 码形式，Q7-Q4表示分钟或秒的十位，Q3-Q0表示分钟或秒的个位。
EN输入端当正常计数状态时接收分钟计时电路的进位输出，而在校时状态时接收校时脉冲用于控制小时值的翻转。
计满进位输出端CO用于触发高一级计数器的计数动作（秒计满触发分钟的计数，分钟计满触发小时的计数）。
分钟、秒计时模块的输入输出端口如下图-5所示：图-5 分钟/秒计时电路的端口特征（1）计时/校时的切换由模块Count_control实现，其端口特征如下图-6所示：图-6 计时/校时切换（计数控制）端口特征期中，Func_sel输入端接收功能脉冲输入，维护内部一个模4计数器，以此控制数字钟在计时/校时/校分/校秒四种状态间转换；Setn输入端接收校时脉冲，负脉冲有效，每收到1个校时脉冲，对应的计数单元（时单元或分单元或秒单元）计数加1；Sec_co输出由秒计数单元的进位提供，Min_co输入输出由秒计数单元的进位提供；Sec_sn、Min_en、Hour_en提供三个计数单元所需要的使能信号（由此模块的内部逻辑在前级进位输出和校时脉冲之间作二选一）。
计数单元功能选择及相应信号的定义如下表-1 所示：表-1 计数单元功能选择表内部模4计数状当前功能Sec_en取值Min_co取值Hour_en取值态Q1 Q000 计数高电平秒单元进位分单元进位01 调时低电平低电平校时脉冲10 调分低电平小时脉冲低电平11 调秒小时脉冲低电平低电平Count_control模块的AHDL源码如下：subdesign count_control(func_sel:input;setn:input;sec_co,min_co:input;sec_en,min_en,hour_en:output;)variableq[1..0]:dff;beginq[].clk=func_sel;q[]=q[]+1;if(q[]>3)then q[]=0;end if;case q[]iswhen 0=>sec_en=vcc;min_en=sec_co;hour_en=min_co;when 1=>sec_en=gnd;min_en=gnd;hour_en=!setn;when 2=>sec_en=gnd;min_en=!setn;hour_en=gnd;when 3=>sec_en=!setn;min_en=gnd;hour_en=gnd;end case;end;以上述模块为基础，可以完成下图-1所示的顶层设计。
下面采用扫描显示方式实现时分秒的小时，其扫描显示驱动电路如下图-7所示：图-7 扫描显示驱动电路期中，Select_disp根据模6计数器Counter6的输出将待显示的6位十进制结果分时送给七段译码器Deled以产生显示字形，Counter6的输出同时可以用来将显示结果在6个数码管上展开，只要时钟Clk_scan的频率合适，就可以看到完整的时分秒显示结果。
模块Counter6的AHDL源码如下（其中使用了状态机描述方法）：subdesign counter6(clk:input;q[2..0]:output;)variabless:machine of bits(q[2..0])with states(s0=0,s1=1,s2=2,s3=3,s4=4,s5=5);beginss.clk=clk;tabless=>ss;s5=>s4;s4=>s3;s3=>s2;s2=>s1;s1=>s0;s0=>s5;end table;end;✧模块select_disp的AHDL源码如下：subdesign select_disp(sel[2..0]:input;in0[3..0]:input;in1[3..0]:input;in2[3..0]:input;in3[3..0]:input;in4[3..0]:input;in5[3..0]:input;out[3..0]:output;)begincase sel[]iswhen 0=>out[]=in0[];when 1=>out[]=in1[];when 2=>out[]=in2[];when 3=>out[]=in3[];when 4=>out[]=in4[];when 5=>out[]=in5[];end case;end;✧模块deled的AHDL源码如下：SUBDESIGN deled(num[3..0]:INPUT;a,b,c,d,e,f,g:OUTPUT;)BEGINTABLEnum[3..0]=>a,b,c,d,e,f,g;H"0" => 1,1,1,1,1,1,0;H"1" => 0,1,1,0,0,0,0;H"2" => 1,1,0,1,1,0,1;H"3" => 1,1,1,1,0,0,1;H"4" => 0,1,1,0,0,1,1;H"5" => 1,0,1,1,0,1,1;H"6" => 1,0,1,1,1,1,1;H"7" => 1,1,1,0,0,0,0;H"8" => 1,1,1,1,1,1,1;H"9" => 1,1,1,1,0,1,1;H"A" => 1,1,1,0,1,1,1;H"B" => 0,0,1,1,1,1,1;H"C" => 1,0,0,1,1,1,0;H"D" => 0,1,1,1,1,0,1;H"E" => 1,0,0,1,1,1,1;H"F" => 1,0,0,0,1,1,1;END TABLE;END;数字钟设计的层次关系如下图-8所示：图-8 数字钟设计的层次关系图四、软件仿真结果【截图】A.时间从01：59：59→02：00：00的转变B.时间从09：59：59→10：00：00的转变C.时间从23：59：59→00：00：00的转变五、硬件调试结果六、设计心得与体会通过数字钟的设计，体会到了数字逻辑理论在实际生产实践中的应用，学会了设计一个简单数字系统的全过程，熟练掌握了MAX+plus II的各种操作与应用，其中出现了各种大大小小的问题，学会了自己查找资料、查看英文版帮助文档的并解决问题的能力，体会到了研究与设计的乐趣。
学会了MAX+plus II的三种常用的逻辑设计输入方式：图形设计输入、文本设计输入、波形设计输入。
当然也初步掌握了AHDL语言的基本框架，会进行简单的语言描述。
七、参考资料【1】《数字逻辑》(第二版). 张辉宜丁刚.中国科学技术大学出版社,合肥2010 【2】《电子技术课程设计指导》[M].彭介华.高等教育出版社,1996【3】《数字电子技术》焦素敏 .北京：清华大学出版社，2007【4】《数字系统设计与Verlog HDL》[M].王金明杨吉斌.北京：电子工业出版社，2002。