《集成电路设计实践》第一讲_A

集成电路产业特点
设计与加工分离 知识产权归设计者所有 设计是关键、是龙头
性能由设计决定 制作周期由设计决定
设计是国内集成电路产业的瓶颈 人才是设计产业发展的瓶颈
集成电路设计基本流程
正向设计过程 正向设计过程
composer 电路输入 Hspice 电路仿真 virtuoso 版图编辑 dracula DRC和LVS dracula 寄生提取LPE 后仿真 GDSII 源码输入 Verilog 逻辑仿真 Verilog-xl Design 逻辑综合 Compiler 布局布线 Silicon Ensemble 制版和加工 电原理图 schematic 版图 layout 芯片 die
李福乐 Email: lifule@tsinghua.edu.cn 电话：62795100 (o) 清华大学微电子所
助教：秦波 孙磊 Email: qinb04@mails.tsinghua.edu.cn Email: sunlei@tsinghua.org.cn 清华大学微电子所
课程概况
课程名：集成电路课程设计 学分：3 时间：秋季学期1-16周 目标：
一. 集成电路设计基础
1.1 集成电路背景知识
什么叫集成电路
集成电路(Integrated Circuit,简称IC)就是将 有源元件(二极管、晶体管等)和无源元件 (电阻、电容等)以及它们的连线一起制作 在半导体衬底上形成一个独立的整体. 集 成电路的各个引出端就是该电路的输入, 输出, 电源和地.
out
Gnd
ploy
FOX FOX P＋ N＋ N＋
contact
N＋ N＋
Si3N4 3 4
P＋
P管 源漏区
N管 源漏区
N-well
active
N-implant
P-implant
poly
contact
版图分层处理方法
metal1
版图的层
N-well P+ implant poly1 contact via Vdd active N+ implant metal1 metal2 out Gnd
课程内容
集成电路课程设计基础
集成电路背景知识 版图的基本概念 CMOS工艺中的元件 版图设计规则 版图电路提取
Full-custom设计流程 项目设计一 Cell-based设计流程 项目设计二 深亚微米工艺下的集成电路设计方法
课程内容（续一）
集成电路课程设计基础 Full-custom设计流程
版图流程（4）
N+ implant
N-Type Implant Photoresist
N＋ N＋ 剖 N-阱 面 N-阱 图 P-substrate N＋ N＋ FOX FOX N＋ N＋ N＋ N＋
N管 源漏区
版图流程（5）
P+ implant
P-Type Implant
FOX FOX N＋ 剖 N-阱 面 N-阱 图 P-substrate N＋ P＋ P＋ N＋ N＋
将以往所学的各门课程独立的内容综合起 来，通过实际的流程设计学习，来加强它们 之间的关联，并形成一个相对完整的知识体 系，最终使得学生在掌握集成电路设计方法 的同时，加深对以往知识的理解和综合运用 能力。
课程概况（续一）
选课要求： 先修课程要求： –微电子器件电子学； –半导体工艺； –模拟电路设计 –数字集成电路；
Cell-based设计流程 项目设计二 深亚微米工艺下的集成电路设计方法
课程内容（续三）
集成电路课程设计基础 Full-custom设计流程 项目设计一 Cell-based设计流程
设计输入与仿真 电路综合 布局布线 DRC与LVS
项目设计二 深亚微米工艺下的集成电路设计方法
课程内容（续四）
集成电路课程设计基础 Full-custom设计流程 项目设计一 Cell-based设计流程 项目设计二
课程概况（续二）
主要教材及参考书： (1)半导体集成电路，朱正涌编，北京清华 大学出版社，2001 (2) The art of analog layout, Alan Hastings, 北京清华大学出版社，2004 (3) 模 拟 CMOS 集 成 电 路 设 计 ， ( 美 ) 毕 查 德·拉扎维著，西安交通大学出版社， 2003
一. 集成电路设计基础
1.2 版图的基本概念
版图结构
集成电路加工的平面工艺
制 版 加 工
芯片的剖面结构
从平面工艺到立体结 构，需多层掩膜版，故 构，需多层掩膜版，故 版图是分层次的，由多 层图形叠加而成！
一个简单的例子
Vdd 版 图 in metal1
N＋ 剖 N-阱 面 N-阱 图 P-substrate N＋ P＋
课程进度安排（续一）
第5周：Full-custom设计方法及工具 2.1 Full-custom设计流程介绍 2.2 原理图输入与电路网表导出 第6周： 2.3 HSPICE电路仿真 第7周： 2.4 版图编辑 第8周： 2.5 设计规则检查(DRC)与版图电路比对(LVS) 2.6 版图参数提取和后仿真 2.7 分层设计讨论
课程进度安排（续二）
第9周：Cell-based设计方法及工具 3.1 Cell-based设计流程介绍 3.2 Verilog简介 第10周： 3.3 电路综合 第11周： 3.4 布局布线 3.5 DRC与LVS
课程进度安排（续三）
第12周：项目设计——CYCLIC ADC的设计 4.1 CYCLIC ADC原理 4.2 CYCLIC ADC电路设计 4.3 版图设计考虑 4.4 ADC性能仿真 4.5 设计报告要求 第13周：深亚微米工艺下的集成电路设计方法 5.1 按比例缩小原理 5.2 短沟道效应 5.3 深亚微米工艺下的设计讨论 5.4 SOC设计 第14~16周：项目设计与辅导
版图流程（2）
版 图
active
active
active
active
P-substrate
FOX FOX
剖 N-阱 面 N-阱 图 P-substrate
P管 有源区
N管 有源区
硅栅CMOS工艺版图和工艺的关系
1 阱——做N阱和P阱封闭图形处，窗口 注入形成P管和N管的衬底 2 有源区——做晶体管的区域（G,D,S,B 区），封闭图形处是氮化硅掩蔽层， 该处不会长场氧化层 3 多晶硅——做硅栅和多晶硅连线。封 闭图形处，保留多晶硅
in
版图流程
Vdd out Gnd
in 栅
N＋ 剖 N-阱 面 N-阱 图 P-substrate N＋ P＋ P＋
栅氧
FOX FOX N＋ N＋ N＋ N＋
Si3N4 3 4
P＋
P管 源漏区
N管 源漏区
硅栅CMOS工艺版图和工艺的关系
1 N阱——做N阱的封闭图形处，窗口注 入形成P管的衬底 2 有源区——做晶体管的区域（G,D,S,B 区），封闭图形处是氮化硅掩蔽层， 该处不会长场氧化层 3 多晶硅——做硅栅和多晶硅连线。封 闭图形处，保留多晶硅
设计一个CYCLIC ADC的数字部分电路。 任务：代码仿真；电路综合；布局与布线；DRC与 LVS；最后将数字后端与先前设计的模拟部分连接 起来，构成一个完整的ADC版图。
深亚微米工艺下的集成电路设计方法
课程内容（续五）
集成电路课程设计基础 Full-custom设计流程 项目设计一 Cell-based设计流程 项目设计二 深亚微米工艺下的集成电路设计方法
版图流程（3）
P-substrate 栅 剖 N-阱 面 N-阱 图 P-substrate
poly1 栅氧
FOX FOX
硅栅CMOS工艺版图和工艺的关系
4 有源区注入——P+,N+区。做源漏及阱或衬 底连接区的注入 5 接触孔——多晶硅，扩散区和金属线1接触 端子。 6 金属线1——做金属连线，封闭图形处保留 铝 7 通孔——两层金属连线之间连接的端子 8 属线2——做金属连线，封闭图形处保留铝
深亚微米工艺对设计流程的影响 完整的数字电路设计流程
课程进度安排
第1周：集成电路课程设计基础 1.1 集成电路设计背景知识 1.2 版图的基本概念 1.3 CMOS工艺中元件和版图结构 第2周： 1.4 版图设计规则(topological design rule) 1.5 版图设计准则(‘rule for performance) 第3周： 1.6 版图电路提取与分析 1.7 版图编辑起步 第4周：“十一”放假停课
逆向电路提取 逆向电路提取
解剖照相 拼图 电路提取 分析与仿真
集成电路分类
集 成 电 路 按用途 数 字 集 成 电 路 模 拟 集 成 电 路 数 模 混 合 集 成 电 路 按集成规模 ULSI ULSI GLSI GLSI 大 规 模 超 大 规 模 集 成 电 路 按制作工艺 GaAs GaAs MOS MOS Bipolar Bipolar 集 成 电 路 集 成 电 路 按生产形式 标 专 准 用 通 集 用 成 集 电 成 路 电 路 ASIC ASIC
集成电路制作过程
集成电路设计 制版 流水加工 划片 封装 封装后的芯片 版图 layout 掩膜版 MASK 硅圆片 Wafer 裸片die
集成电路制作过程
集成电路设计 版图 制版 流水加工 划片 裸片 封装
集成电路、印刷品制作过程对比
集成电路设计 制版 流水加工 划片 封装 封装后的芯片 版图 layout 掩膜版 MASK 硅圆片 Wafer 裸片die 装订 印刷品 创作 文件 制版 印版 印刷 切纸 书页
版图流程（1）
版 图 N-阱
P-substrate N-type Implant Photoresist 剖 N-阱 面 N-阱 图 P-substrate
硅栅CMOS工艺版图和工艺的关系
1 阱——做N阱和P阱封闭图形处，窗口 注入形成P管和N管的衬底 2 有源区——做晶体管的区域（G,D,S,B 区），封闭图形处是氮化硅掩蔽层， 该处不会长场氧化层 3 多晶硅——做硅栅和多晶硅连线。封 闭图形处，保留多晶硅
P-Type Implant
LSI LSI
集 成 电 路
VLSI VLSI
几个名词解释
集成度: 每个芯片上所包含的元件数或等效门数(一个 等效门指二输入端与非门,共四个元件) 规模: 按芯片上的元件总数来讲,有LSI(103-5), VLSI(105-7), ULSI(107-9), GLSI(>109) 密度: 单位面积上所含的元件数 特征尺寸（线宽）: 集成电路中器件的最小尺寸, 一 般指最小沟道长度 摩尔定律(集成电路发展趋势的预见): 每隔3年集成度 增加四倍, 特征尺寸缩小20.5倍, 到2004年集成度为GLSI, 特征尺寸为90nm.
原理图输入与电路网表导出 HSPICE电路仿真 版图编辑 设计规则检查（DRC）与电路网表比对（LVS） 寄生参数提Hale Waihona Puke Baidu和后仿真
项目设计一 Cell-based设计流程 项目设计二 深亚微米工艺下的集成电路设计方法
课程内容（续二）
集成电路课程设计基础 Full-custom设计流程 项目设计一
设计一个CYCLIC ADC的模拟电路部分的版图。 任务：分析其工作原理；用HSPICE仿真电路性 能；版图编辑和验证；版图提取和后仿真，对比前 仿真和后仿真的结果，分析原因。
课程概况（续三）
设计环境
1. 参考工艺：无锡上华0.6um DPDM CMOS 工艺 2．软件：HSPICE，CADENCE，SYNOPSYS. 3．上机地点：东主楼9区315 EDA机房 或 校园网内远程登录使用 4．上机时间：5～16周。每人50小时 （自由时间）。
课程概况（续四）
课程考核
主要分平时考核和设计报告两个部分。 平时考核包括上课出勤和实验工作，约占 20%； 课程设计报告约占80%
MOS集成电路的发展
• 集成度提高
– 高达几亿个晶体管
• 圆片直径增大
– 6英寸-》8英寸-》12英寸
• 特征尺寸减小
– 0.6-》0.35-》0.13-》0.09-》0.065um
• 互连线层数增多
– 2层-》5层-》8层-》9层-》10层
MOS集成电路设计的发展
• 设计规模增大，电子设计自动化(EDA) 程度提高 • 模拟(analog)与数模混合(mixed signal) 集成 • 射频(RF)集成电路，工作频率不断提高 • 集成电路IP（知识产权模块）的开发和 复用 • 片上系统(SOC)设计