实验三_用状态机实现序列检测器的设计

添加波形仿真端口
由edit->end time ，设定仿真终止时间为1us, 选中CLK 点击 设置周期是10ns；选中din8，单击 如下图 ，设置Start value：11100101；Increment by：0设置 好后确定。
• 由assigments->settings，对仿真工具设定为功能仿 真，并将激励文件调入
• 锁好引脚，进行全编译（compile），重新布局布线， 时序仿真 引脚锁定，仿真结果核对无误后，准备下载
5、下载
• 由tools-> programmer,下载到FPGA
• 下载好后，将SW0-SW7 依次设为11100101，按下 KEY1（reset）键，按KEY0键 8次，观察数码管的 显示情况，是否达到设计要求。 • 将SW0-SW7输入变化，按KEY0键，观察数码管的 显示情况。
• 由File->new，弹出对话框，选择other files->Vector Waveform File
将波形文件存盘为XULIEQI.vwf
设定XULIEQI.v是目前的顶层文件
由Processing->start->start annlysis &elaboration对程 序进行初步的分析
• 仍然使用软件自带的综合仿真工具，所以按NEXT， 继续
• Project建立总结，按Finish完成
输入schk的Verilog文本
• 由File->New,得如下对话框，选择Verilog HDL File：
• 将设计的Verilog程序输入，并存盘名为schk.v
• 由File->new，弹出对话框，选择other files->Vector Waveform File
4、锁引脚
1）根据DE2_pin_assignments文件内容、格式制作本 设计引脚对应文件的引脚锁定文件：XUELIEQI.csv 2) 由Assignments->Import Assignment，打开对话框 ，调入引脚对应文件XUELIEQI.csv即可。
引脚锁定说明
• 输入信号： 并行输入8bits信号，由拨动开关SW0—SW7完 成。 时钟和复位信号分别由按键KEY0,KEY1输入 • 输出信号： 显示由数码管HEX0 显示实现。
• 将波形文件存盘为schk.vwf
• 设定schk.v是目前的顶层文件
• 由Processing->start->start annlysis & elaboration对 程序进行初步的分析
• 双击波形文件下的空白区，得到如下对话框，点 击Noder Finder
弹出下面的对话框，单击List，选中AB、CLK、CLR、 DIN、Q几个端口，单击>_后，点击OK
实验三
用状态机实现序列检测器的设计
任务分析
• 本次实验的核心是：应用有限状态机设计思路， 检测输入的串行数据是否是”11100101”。 • 根据DE2板的资源， 拟用SW0---SW7作为系统输入（系统由此需要设 计一个8bits并行数据转串行的模块） 一个7段数码显示译码器作为检测结果的输出显 示，如果串行序列为”11100101”，显示a，否则 显示b（系统需要设计一个7段数码显示译码器模 块） 为了显示可控，清晰，拟用key0,key1实现时钟， 复位信号的输入。
时序仿真 由assignments->settings,更改仿真器的设置为时序仿 真：timing
• 由processing->start compile对设计进行全编译 • 再由processing -> start simulation 进行时序仿真， 分析结果
• 2、仿照工程schk的设计方法，再分别设计 xulie和decl7s两个verilogHDL模块，并分别进 行功能仿真和时序仿真，对仿真结果进行 分析。 • 注：编写数码管显示程序（decl7s.v）来显 示A或B状态。已知数码管为共阳级连接。
设计参考
本实验由顶层文件、串行检测、并行数据转 串行、数码管显示四个模块组成
顶层模块
并行8bits数据 串行数据 7bits数据 4bits数据
并转串 模块
clk
串行检测 模块
数码管显 示模块
reset
• 1、构建一个工程名为schk的工程
• 由File->New Project Wizard,弹出对话框，设置文件夹目 录，Project名称。
注意， 1 ）不能将文件 夹放置与软件安 装目录下，应放 在DATA盘上 2）要求以自己的 学号作为文件夹 名 3）项目名称为 XULIEQI,与后续 的顶层实体名相 对应。
• 暂无文件添加，按next，继续
• 根据DE2实验平台，选择FPGA目标器件为： Cyclone II 系列：EP2C35F672C6
输入（4bits） 输出（7bits） 显示内容
4’b1010 4’b1011 4’b0000
7’b 0001000 7’b 0000011 7’b1000000
a b 0
提示：可以在default分支选用显示“0”。
• 3、创建顶层文件：
• 输入XULIEQI的Verilog文本并保为XULIEQI.v
• 由edit->end time ，设定仿真终止时间为1us, 选中CLK点击 设置周期是10ns，并对 CLR,DIN作相应设置
• 由assigments->settings，对仿真工具设定为功能仿 真，并将激励文件调入
• 由Processing->generate functional simulation netlist， 提取功能仿真的网表 • 由processing -> start simulation 进行功能仿真，并对 结果进行分析。
• 由Processing->generate functional simulation netlist ，提取功能仿真的网表 • 由processing -> start simulation 进行功能仿真，并 对结果进行分析。
• 时序ห้องสมุดไป่ตู้真
• 由assignments->settings,更改仿真器的设置为时序 仿真：timing • 由processing->start compile对设计进行全编译 • 再由processing -> start simulation 进行时序仿真， 分析结果