总线周期类型
总线周期的概念
DMA总线周期的概念1.微处理器是在时钟信号CLK控制下按节拍工作的。
8086/8088系统的时钟频率为4.77MHz，每个时钟周期约为200ns。
2.由于存贮器和I/O端口是挂接在总线上的，CPU对存贮器和I/O 接口的访问，是通过总线实现的。
通常把CPU通过总线对微处理器外部（存贮器或I/O接口）进行一次访问所需时间称为一个总线周期。
一个总线周期一般包含4个时钟周期，这4个时钟周期分别称4个状态即T1状态、T2状态、T3状态和T4状态。
1.DMA的通道选择不是随便的，要根据映像来。
2.外设地址的自增，可能会曾到下一个外设，比如：0X40012400为ADC1的起始地址0X40012800就是ADC2的起始地址了所以在设置此元素是否要递增时要注意了。
STM32 DMA使用详解DMA部分我用到的相对简单，当然，可能这是新东西，我暂时还用不到它的复杂功能吧。
下面用问答的形式表达我的思路。
DMA有什么用？直接存储器存取用来提供在外设和存储器之间或者存储器和存储器之间的高速数据传输。
无须CPU的干预，通过DMA数据可以快速地移动。
这就节省了CPU的资源来做其他操作。
有多少个DMA资源？有两个DMA控制器，DMA1有7个通道，DMA2有5个通道。
数据从什么地方送到什么地方?外设到SRAM（I2C/UART等获取数据并送入SRAM）；SRAM的两个区域之间；外设到外设（ADC读取数据后送到TIM1控制其产生不同的PWM占空比）；SRAM到外设（SRAM中预先保存的数据送入DAC产生各种波形）；……还有一些目前还搞不清楚的。
DMA可以传递多少数据？传统的DMA的概念是用于大批量数据的传输，但是我理解，在STM32中，它的概念被扩展了，也许更多的时候快速是其应用的重点。
数据可以从1～65535个。
直接存储器存取（Direct Memory Access，DMA）是计算机科学中的一种内存访问技术。
它允许某些电脑内部的硬体子系统（电脑外设），可以独立地直接读写系统存储器，而不需绕道 CPU。
《微机基础原理及应用》期末自测题标准答案版
《微机基础原理及应用》期末自测题标准答案版《微机原理及应用》期末自测题一、基本概念与术语1、8086是（16 ）位计算机。
8086地址线有（20 ）条，可直接寻址的空间最大为（1M ）。
2、总线周期是指（进行一次总线操作的时间）。
基本总线周期有（4 ）T状态。
Tw状态是指（等待周期）。
3、8086CPU允许的I/O地址线最多可达（16 ）条，最大寻址I/O空间为（64K ）。
4、8086CPU由（总线接口部件BIU，执行部件EU ）两部分组成，其功能为（总线接口部件BIU，负责控制存储器与I/O端口的信息读写，包括指令获取与排队、操作数存取等。
执行部件EU负责从指令队列中取出指令，完成指令译码与指令的执行行。
）。
其中8086CPU中标志寄存器的作用是（记录指令运行的状态标志和控制标志），指令队列的作用是（完成指令的获取和排队），20位地址加法器的作用是（将执行单元提供的16位非重定位地址重定位为20位的存储器物理地址，用于存储器接口访问总线上实际的物理存储器）。
代码段物理地址由CPU的（CS,IP ）两个寄存器确定。
堆栈段物理地址由CPU的（SS,SP ）两个寄存器确定。
5、8086中断源有（系统外部中断，内部中断两）个。
8086中断服务程序入口地址由( 中断向量表)组成。
中断类型号为20H，其中断向量为（80H ）。
6、I/O指令IN/OUT，传送数据的寄存器为（AL,AX ），间接寻址时使用寄存器（DX ），其中IN AL,DX的含义是（将DX中的数据写入到AL中）。
OUT 60H,AL的含义是（将AL读出到地址为60H的端口中）。
7、一片8259A可以管理（8 ）级中断；3片8259A可以管理（16 ）级中断。
8、硬件中断是（外部引发，随机的，执行总线周期，中断类型码由中断控制器提供），软件中断是（内部引发，确定的，不执行总线周期，中断类型确定）软件中断优先级与硬件中断优先级相比，（软件中断）的级别高。
8086总线周期时钟周期
2. 总线接口部件 BIU 负责CPU与存储器、I/O设备之间传送数据、地址、 状态及控制信息。 组成：
● 4个段地址寄存器（CS、DS、ES、SS） ● 16位的指令指针寄存器IP(Instruction Pointer) ● 20位的地址加法器 ● 6字节的指令队列缓冲器 ● 总线控制逻辑
注意：一个存储单元的物理地址是惟一的，而它对应 的逻辑地址是不惟一的。
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（3）指令指针寄存器IP—— 16位
功能：用来存放将要执行的下一条指令在代码段中的 偏移地址。在程序运行过程中，BIU自动修改 IP中的内容，使它始终指向将要执行的下一条 指令。
注意：程序不能直接访问IP，但是可通过某些指令修 改IP的内容。例如, 执行转移指令时，会将转 移的目标地址送入IP中，以实现程序的转移。
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在8086存储空间中，把16字节的存储空间称作一内存节 (paragraph)。要求各个逻辑段从节的整数边界开始，即段 首地址低4位应该是“0”，把段首地址的高16位存放在段寄 存器DS或CS或SS或ES中。
00000H 00010H 00020H …… FFFF0H
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允许段在整个存储空间浮动，即段与段之间可以 部分重叠、完全重叠、连续排列。在整个存储空间中 可设置若干个逻辑段。
地址指针自动增量；DF=1，表示地址指针自动减量。DF 可通过STD指令置位，也可通过CLD指令复位。
● IF（Interrupt Flag） 中断允许标志位 ----- 用于控制CPU是否允许响应可屏蔽中断请求。 IF=1，表示允许CPU响应可屏蔽中断请求。 IF=0， 表示禁止CPU响应可屏蔽中断请求。 IF可通过STI指令置 位（置1），也可通过CLI指令复位（清零）。
第5章-8086(8088)总线操作和时序
T4状态：完成当前数据的采样，结束当前的总线周期。
5.2 8086/8088CPU的引脚信号
8086/8088CPU ➢ 采用40个引脚的双列直插式封装形式。 ➢ 为了解决功能多与引脚少的矛盾，8086/8088CPU采用了
5.1 时钟周期、总线周期和指令周期
时钟周期 8086的基本总线周期需要4个时钟周期
4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数
5.1 时钟周期、总线周期和指令周期
一个基本的总线周期通常包含 4 个T状态
用于等待存储器或I/O接 口相应的等待状态
8088
GND 1 A14 2 A13 3 A12 4 A11 5 A10 6 A9 7 A8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
40 VCC(5V) 39 A15 38 A16/S3 37 A17/S4 36 A18/S5 35 A19/S6 34 SS0(HIGH) 33 MN/MX 32 RD 31 HOLD (RQ/GT0) 30 HLDA (RQ/GT1) 29 WR (LOCK) 28 M/IO (S2) 27 DT/R (S1) 26 DEN (S0) 25 ALE (QS0) 24 INTA (QS1) 23 TEST 22 READY 21 RESET
8086
GND 1 AD14 2 AD13 3 AD12 4 AD11 5 AD10 6 AD9 7 AD8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
总 线 概 述
通信总线
用于主机和I/O设备或者微 机系统与微机系统之间通信 的总线，又称为外部总线。
1）按总线分级 结构划分
系统总线
通常一个模块就是一块插件 板，各个插件板的插座之间采 用总线连接，以实现相互间的 信息交换和数据传输，这样的 总线叫做系统总线。
2）按总线功能或信号类型划分
地址总线 用于传输地址信息， 一般采用三态逻辑。
寻址阶段
取得总线使用权的主控模块，通过总线发出本 次打算访问的从属模块的地址及有关命令，以 启动参与本次传输的从属模块。
传输阶段
主控模块和从属模块之间进行数据传输，数据 由源模块发出经数据总线流入目的模块。
结束阶段
主控模块的有关信息均从系统总线上撤 除，让出总线。
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1.3 总线标准的基本内容
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2.总线的分类
CPU总线
又称为片内总线，是微机系统 中速度最快的总线，位于CPU内 部，作为运算器、控制器、寄 存器组等功能单元之间的信息 通路。
局部总线
直接连接到CPU总线的I/O总 线，因此使有高需求的外设和 处理器更密集地集成，为外设 提供了更宽更快的高速通路。
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此种方式是前两种方式的折中。 从总体上看，它是一个同步系 统，仍用系统时钟来定时，用 某一时钟脉冲的前沿或后沿判 断某一信号的状态，或控制某 一信号的产生或消失，使传输 操作与时钟同步。
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1.5 PC系列机中系统总线的发展简介
早期的PC系列机采用的系统总线叫PC总线、PC/AT总线，后来经 过标准化后称为ISA（Industrial Standard Architecture）总线。 为了赢得市场，IBM公司公布了ISA总线的全部规范和机器的硬件结构。 这确实见效，其机器迅速占领微机市场，但随之而来出现了一大批兼 容机厂家。为此IBM公司在推出第一台80386机时创立了一种和ISA总 线不兼容的MCA（Micro Channel Architecture）总线。IBM公司吸取 以前的教训，未公布其标准，企图垄断市场。
8086CPU时序
中断响应周期
中断响应周期
二、最小方式系统总线周期 总线保持请求和总线授予时序
当系统中CPU之外的总线主设备需要占用总线时，向CPU 之外的总线主设备需要占用总线时， 当系统中 之外的总线主设备需要占用总线时 发出一个总线保持请求信号HOLD，该信号可能与时钟信号不 发出一个总线保持请求信号 ， 同步。 到该信号时， 同步。CPU在每个时钟周期的上升沿检测到该信号时，在当前 在每个时钟周期的上升沿检测到该信号时 发出HLDA 总线周期的T4后或下一个总线周期的 后或下一个总线周期的T1后 发出 总线周期的 后或下一个总线周期的 后 ， CPU发出 信号，并让出总线。 信号，并让出总线。
二、最小方式系统总线周期
读周期
8086最小方式系统读总线周期时序图
二、最小方式系统读写时序
写周期
8086最小方式系统写总线时序图
二、最小方式系统总线周期
CPU中止现行程序 从CPU中止现行程序 转中断服务程序这 一过程, 一过程,用两个总线 周期。 周期。 第一个响应周期 ： AD15 AD0 /S7 15使AD15-AD0、/S7、 19/S /S6 16/S 悬空。 /S3 A19/S6-A16/S3悬空。 第二个响应周期 ： 外设向数据总线上 输送一个字节的中 断类型号。 断类型号。 每一响应周期的T 每一响应周期的 T1 状态输出一个高电 平脉冲， 平脉冲 ， 作为地址 锁存信号。 锁存信号。
5.2 8086系统总线时序 8086系统总线时序
一、基本概念
指令周期：执行一条指令所需要的时间， 指令周期：执行一条指令所需要的时间，有若干总线周期 组成。 组成。 总线周期（机器周期） CPU进行一次数据传输所需的时间。 总线周期（机器周期）：CPU进行一次数据传输所需的时间。 进行一次数据传输所需的时间 状态。 一个总线周期至少包括 4个T状态。 状态（时钟周期） CPU处理动作的最小单位位时间 处理动作的最小单位位时间。 T状态（时钟周期）：CPU处理动作的最小单位位时间。就 是时钟信号CLK的周期。 CLK的周期 是时钟信号CLK的周期。
微机原理与接口第3章2—8086微处理器总线周期及引脚资料
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
1
第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
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第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
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微机原理与接口技术习题参考答案3-13章..
微机原理与接口技术习题参考答案3-13章..习题3.1 什么是总线？总线是如何分类的？答：总线，是一组能为多个功能部件服务的公共信息传送线路，是计算机各部件之间的传送数据、地址和控制信息的公共通路，它能分时地发送与接收各部件的信息。
按照总线系统的层次结构，可以把总线分为片内总线、系统总线、局部总线和外设总线。
3.2 举例说明有哪些常见的系统总线与外设总线。
答：常见的系统总线有：ISA总线、PCI总线、PCI Express总线。
常见的外设总线有：RS-232串行总线、IEEE1394串行总线、USB串行总线。
3.3 ISA总线的主要特点是什么？答：ISA总线的主要特点是：（1）总线支持力强，支持64KB的I/O地址空间、24位存储器地址空间、8/16位数据存取、15级硬件中断、7个DMA通道等。
（2）16位ISA总线是一种多主控（Multi Master）总线，可通过系统总线扩充槽中的MAST ER的信号线实现。
除CPU外，DMA控制器、刷新控制器和带处理器的智能接口卡都可以成为ISA总线的主控设备。
（3）支持8种类型的总线周期，分别为8/16位的存储器读周期、8/16位的存储器写周期、8/16位的I/O读周期、8/16位的I/O写周期、中断请求和中断响应周期、DMA周期、存储器刷新周期和总线仲裁周期。
3.4 PCI总线的主要特点是什么？答：PCI总线的特点概述如下：(1) 线性突发传输：PCI支持突发的数据传输模式，满足了新型处理器高速缓冲存储器（Cache）与内存之间的读写速度要求。
线性突发传输能够更有效地运用总线的带宽去传输数据，以减少不必要的寻址操作。
(2) 多总线主控：PCI总线不同于ISA总线，其地址总线和数据总线是分时复用的。
这样减少了接插件的管脚数，便于实现突发数据的传输。
数据传输时，一个PCI设备作为主控设备，而另一个PCI设备作为从设备。
总线上所有时序的产生与控制，都是由主控设备发起的。
计算机教程：8088的总线与时序
•8284内部一晶体震荡器，只要外接一石英晶体，便产生和晶体共振 荡频率的时钟OSC，经三分频成CLK时钟信号，再二分 频成PCLK 某些外设时钟（主要是8253计数器）。
•当加电或按CTRL-ALT-DEL键时，开关电源产生电源的RES信号送 8284，内部复位逻辑便产生系统复位信号RESET。
（3）AMWC——存储器超前写命令（MEMW），同 MWTC，只是提前一个时钟脉冲。
（4）IORC——I/O读命令（IOR），通知被选中I/O口， 把数据发送到数据线上。
（5）IOWC——I/O写命令（IOW），把数据线上的数据， 写入被选中I/O口。
（6）AIOWC——I/O超前写，同IOWC，超前一个时钟脉 冲。
S4S3组合表示哪个段 寄存器正在被使用
二、控制和状态线——分两种：一种8088组态 有关的线，另一类是与组态无关的线。
1、MN/MX 工作模式标志（输入），最小/最大组
态输入控制信号。即接+5V 最小组态，接地 最大组态。
2、最小组态下的引线：
（1）IO/M 区分是存储器访问还是I/O访问（输出， 三态），输出低电平访问存储器，输出高电平 I/O访问。
§4.2
8088的CPU系统
总线分
片内总线 芯片总线 系统总线
CPU系统的作用 产生系统三总线，由引脚功能可 知，还需附加地址锁存器，数据总线驱动器，时钟信号产 生器，总线控制器等。
一、地址锁存器
1.作用——将CPU发出的动态地址锁存，即暂存器。因为 低8位与高4位地址和数据与状态分时复用，先输出地址， 后输出数据/状态，然后利用这些稳定的地址，选择某个 存储单元或I/O口来读/写。DMA期间隔离8088与系统总线。
8086CPU的总线周期和工作方式
8086CPU的引脚特征
3.
•
•
控制总线 READY准备就绪信号(输入) 为高时有效，是由被访问的存储器或I/O端口发来的响 应信号。为高时表示所寻址的存储单元或I/O端口已经 准备就绪。在查询方式中要用到(见第4页TW状态)。 TEST 测试信号(输入) 该引脚用于多处理器系统中实现8086CPU之间的同步 协调。当CPU执行WAIT指令时，CPU每隔5个时钟周 期对该引脚的输入进行测试。若为高，则CPU进入 WAIT状态，重复执行WAIT指令，直到 TEST ＝0。
8086CPU的引脚特征
3. 控制总线 • BHE 总线高字节允许(输出，三态) BHE 为低，表示高8位数据线上的数据有效； 若为高，表示数据传送只有低8位。 BHE 和A0配合用来产生奇偶存储体的选择信号。 • RD 读控制信号(输出，三态) 为低时(有效)，表示CPU正在进行读存储器或 I/O端口的操作。
8086CPU的引脚特征
2. 地址/状态线A19/S6~A16/S3(输出，三态) • 访问存储器： T1状态输出地址的高4位。 其它状态输出S6~S3状态信号，S6为0， S5表示IF(中断允许标志)的状态，S3、S4 的组合表示正在使用的段寄存器名(见书上 的表)。 • 访问I/O设备： 4位皆为0。
8086总线周期
• 每个总线周期至少由4个时钟周期组成：T1、T2、T3、
T4。时钟周期由CPU主频决定。 • T1状态，CPU发送存储器或I/O设备的地址。 写数据时，T2、T3、T4状态，CPU发送数据; 读数据时，T3、T4状态，CPU接收到数据。 T2状态时，总线浮空，允许CPU有个缓冲时间。 • 空闲状态TI (Idle State) 在两个总线周期之间，存在着BIU不执行任何操作的 时钟周期，这些不起作用的时钟周期就是空闲状态TI。 • 等待状态TW(Wait State) CPU对慢速的外设通过READY进行查询方式访问， 在总线周期的T3和T4之间插入TW，用来使CPU等待。 等待状态期间，总线上的信号保持T3状态时的不变。
微机原理第4章 8088总线
第4章 8086/8088的总线与时序4.1 8086/8088的引线及功能8086是16位微处理器；8088是准16位微处理器，它对外的数据线是8位的。
它们的地址线是20位的。
8086/8088均为40条引线、双列直插式封装。
它们的40条引线排列如图4-1所示。
为了能在有限的40条引线范围内进行工作，CPU内部设置了若干个多路开关，使某些引线具有多种功能，这些多功能引线的功能转换分两种情况：一种是分时复用，在总线周期的不同时钟周期内引线的功能不同；另一种是按组态来定义引线的功能.用8088微处理器构成系统时，根据系统所连接的存储器和外设的规模，8088可以有两种不同的组态。
在不同组态时有些引线的名称及功能不同。
最小组态：当用8088微处理器构成一个较小的系统时，所连的存储器容量不大，I/O端口也不多，若把MN/MX 引线接电源(+5V)，则8088处于最小组态；最大组态：若构成的系统较大，要求有较强的驱动能力，要通过一个总线控制器来产生各种控制信号。
把引线MN/MX接地，则8088处于最大组态。
所有的微处理器都有以下几类引线用来输出或接收各种信号：●地址线、●数据线、●控制线和状态线、●电源和定时线。
8086/8088的40条引线包括以上4种信号，下面介绍各条引线的功能。
4.1.1的地址和数据线●A D7～AD0：低8位地址/数据线(输入/输出，三态)。
8088数据线是8位的，地址线是20位的，为减少引线的数量于是在8088 内部采用一些多路开关，把低8位地址线和8位数据线分时使用这些引线。
通常当CPU访问存储器或外设时，先要送出所访问单元或外设端口的地址，然后才是读写所需的数据，地址和数据在时间上是可区分的。
只要在外部电路中用一个地址锁存器，把在这些线上先出现的地址锁存下来就可以了。
●A15～A8：地址线(输出，三态)。
这8条地址线是在8088内部锁存的，在访问存储器或外设时输出8位地址。
●A19～A16/S6～S3：地址/状态线(输出，三态)。
微型计算机原理及应用知识点总结
微型计算机原理及应⽤知识点总结第⼀章计算机基础知识⼀、微机系统的基本组成1.微型计算机系统由硬件和软件两个部分组成。
(1)硬件:①冯●诺依曼计算机体系结构的五个组成部分：运算器，控制器，存储器，输⼊设备，输⼊设备。
其特点是以运算器为中⼼。
②现代主流的微机是由冯●诺依曼型改进的，以存储器为中⼼。
③冯●诺依曼计算机基本特点：核⼼思想：存储程序；基本部件：五⼤部件；信息存储⽅式：⼆进制；命令⽅式：操作码（功能）+地址码（地址），统称机器指令；⼯作⽅式：按地址顺序⾃动执⾏指令。
(2)软件:系统软件：操作系统、数据库、编译软件应⽤软件：⽂字处理、信息管理（MIS）、控制软件⼆、微型计算机的系统结构⼤部分微机系统总线可分为3类：数据总线DB(Data Bus)，地址总线AB(Address Bus)，控制总线CB(Control Bus)。
总线特点：连接或扩展⾮常灵活，有更⼤的灵活性和更好的可扩展性。
三、⼯作过程微机的⼯作过程就是程序的执⾏过程,即不断地从存储器中取出指令,然后执⾏指令的过程。
★例：让计算机实现以下任务：计算计算7+10=？程序：mov al,7Add al,10hlt指令的机器码：10110000（OP）0000011100000100（OP）0000101011110100（OP）基本概念：1.微处理器、微型计算机、微型计算机系统2.常⽤的名词术语和⼆进制编码（1）位、字节、字及字长（2）数字编码（3）字符编码（4）汉字编码3.指令、程序和指令系统习题：1.1，1.2，1.3，1.4，1.5第⼆章8086／8088微处理器⼀、8086／8088微处理器8086微处理器的内部结构：从功能上讲，由两个独⽴逻辑单元组成，即执⾏单元EU和总线接⼝单元BIU。
执⾏单元EU包括：4个通⽤寄存器（AX，BX，CX，DX，每个都是16位，⼜可拆位，拆成2个8位）、4个16位指针与变址寄存器（BP，SP，SI，DI）、16位标志寄存器FLAG（6个状态标志和3个控制标志）、16位算术逻辑单元(ALU)、数据暂存寄存器；EU功能：从BIU取指令并执⾏指令；计算偏移量。
计算机学科专业基础综合组成原理-总线(二)
计算机学科专业基础综合组成原理-总线(二)(总分：100.00，做题时间：90分钟)一、{{B}}单项选择题{{/B}}(总题数：23，分数：46.00)1.总线周期的类型包括______。
∙ A.内存读周期/写周期∙ B.I/O读周期∙ C.I/O写周期∙ D.以上均是（分数：2.00）A.B.C.D. √解析：按照总线周期区分为内存读周期、内存写周期、I/O读周期、I/O写周期四种类型。
2.在串行通信中，根据数据传输方向不同可以分成三种方式，不包括的方式是______。
∙ A.单工∙ B.双工∙ C.半单工∙ D.半双工（分数：2.00）A.B.C. √D.解析：根据数据传输方向不同，可以分为单工、半双工和全双工三种通信方式，不存在所谓的半单工方式。
单工通信是指数据单方向传送；半双工通信是指数据可以两个方向传送，但同一时刻只能一个方向传送；全双工通信是指数据可以同时两个方向传送。
3.计算机要对声音信号进行处理时，必须将它们转换成数字声音信号。
最基本的声音信号数字化方法是取样一量化法。
若量化后的每个声音样本用2个字节表示，则量化分辨率是______。
∙ A.1/2∙ B.1/1024∙ C.1/65536∙ D.1/131072（分数：2.00）A.B.C. √解析：量化后的每个声音样本用2个字节(16位)表示，2^16=65536，其倒数就是量化分辨率。
模拟音频转换成数字音频需要经过采样、量化和编码三个过程。
其中量化是将每个采样点得到的幅度值用数字表示，量化位数(又称采样精度)表示存放采样点幅度值的二进制位数，它决定了模拟信号数字化后的动态范围。
在相同的采样频率下，量化位数越大，则采样精度越高，声音的质量也越好，声音信息的存储量也相应越大。
4.在系统总线中，地址总线的位数______。
∙ A.与机器字长有关∙ B.与存储单元个数有关∙ C.与存储字长有关∙ D.与存储器带宽有关（分数：2.00）A.B. √C.D.解析：地址总线的位数与存储单元个数有关，地址总线的位数越多，可访问的存储单元个数就越多。
计算机组成原理习题 第六章
第六章一．填空题1. 现在主要采用结构作为微/小型计算机硬件之间的连接方式。
2. 系统总线是连接之间的信息传送线，按传输内容不同，又可分为、和，分别用来传送、和。
3. 一个总线传输周期包括、、和四个阶段。
4. 总线上的主模块是指，从模块是指。
5. 同步通信的主要特点是，一般用于场合；异步通信的特点是，一般用于场合。
6. 总线同步通信影响总线效率的原因是。
7. 在总线的异步通信方式中，通信的双方可以通过、和三种类型联络。
8. 按数据传送方式不同，总线可分为和。
9. 总线的判优控制可分为式和式两种。
10. 在计数器定时查询方式下，采用计数的方式，可使每个设备使用总线的优先级相等。
二．选择题1.系统总线中，划分数据线、地址线和控制线的根据是。
A. 总线所处的位置B．总线的传输方向C．总线的传输内容D．总线的控制方式2.系统总线中地址线的作用是。
A. 用于选择主存单元B．用于选择进行信息传输的设备C．用于指定主存单元和I/O设备接口电路的地址D．用于传送主存物理地址和逻辑地址3.挂接在总线上的多个部件。
A. 只能分时向总线发送数据，并只能分时从总线接收数据B．只能分时向总线发送数据，但可同时从总线接收数据C．可同时向总线发送数据，并同时从总线接收数据D．可同时向总线发送数据，但只能分时从总线接收数据4.一个计算机系统有以下I/O通道：①字节多路通道，带有传输速率为1.2KB/s的CRT终端5台，传输速率为7.5KB/s 的打印机2台；②选择通道，带有传输速率为1000KB/s的光盘一台，同时带有传输速率为800KB/s的温盘一台；③数组多路通道，带有传输速率为800KB/s及600KB/s的磁盘各一台。
则通道的最大传输速率为KB/s。
A. 1821 B．2421C．2621 D．32215.对于低速输入输出设备，应当选用的通道是。
A. 数组多路通道B．字节多路通道C．选择通道D．DMA专用通道6.总线的从设备指的是。
计算机专业基础综合(总线)模拟试卷1(题后含答案及解析)
计算机专业基础综合（总线）模拟试卷1(题后含答案及解析)题型有：1. 单项选择题 2. 综合应用题单项选择题1-40小题，每小题2分，共80分。
下列每题给出的四个选项中，只有一个选项是最符合题目要求的。
1．总线周期的类型包括( )。
A．内存读周期／写周期B．I／O读周期C．I／O写周期D．以上均是正确答案：D解析：按照总线周期区分为内存读周期、内存写周期、I／O读周期、I／O 写周期四种类型。
知识模块：总线2．在串行通信中，根据数据传输方向不同可以分成三种方式，不包括的方式是( )。
A．单工B．双工C．半单工D．半双工正确答案：C解析：根据数据传输方向不同，可以分为单工、半双工和全双工三种通信方式，不存在所谓的半单工方式。
单工通信是指数据单方向传送；半双工通信是指数据可以两个方向传送，但同一时刻只能一个方向传送；全双工通信是指数据可以同时两个方向传送。
知识模块：总线3．计算机要对声音信号进行处理时，必须将它们转换成数字声音信号。
最基本的声音信号数字化方法是取样一量化法。
若量化后的每个声音样本用2个字节表示，则量化分辨率是( )。
A．1／2B．1／1024C．1／65536D．1／131072正确答案：C解析：量化后的每个声音样本用2个字节(16位)表示，2＾16=65536，其倒数就是量化分辨率。
模拟音频转换成数字音频需要经过采样、量化和编码三个过程。
其中量化是将每个采样点得到的幅度值用数字表示，量化位数(又称采样精度)表示存放采样点幅度值的二进制位数，它决定了模拟信号数字化后的动态范围。
在相同的采样频率下，量化位数越大，则采样精度越高，声音的质量也越好，声音信息的存储量也相应越大。
知识模块：总线4．在系统总线中，地址总线的位数( )。
A．与机器字长有关B．与存储单元个数有关C．与存储字长有关D．与存储器带宽有关正确答案：B解析：地址总线的位数与存储单元个数有关，地址总线的位数越多，可访问的存储单元个数就越多。
1.总线上数据传输分哪几种类型？各有什么特点？（7分）
1. 总线上数据传输分哪几种类型？各有什么特点？（7分）答：分单周期方式和突发方式两种。
（2分）在单周期方式中，每个总线周期只传送一个数据；（2分）在突发方式下，占用一次总线要进行多个数据的传输，源模块发出首地址去访问目的模块的数据1，以后的数据是在首地址的基础上按一定的规则去寻址目地模块。
（3分）2. 微型计算机系统总线由哪三部分组成？它们各自的功能是什么？（4分，每条1分）答：●由地址总线、数据总线和控制总线三部分组成；●地址总线用于指出数据的来源或去向；●数据总线提供了模块间数据传输的路径；●控制总线用来传送各种控制信号以便控制数据、地址总线的操作及使用。
3. 总线上数据传输分哪几种类型？各有什么特点？（7分）答：分单周期方式和突发方式两种。
（2分）在单周期方式中，每个总线周期只传送一个数据；（2分）在突发方式下，占用一次总线要进行多个数据的传输，源模块发出首地址去访问目的模块的数据1，以后的数据是在首地址的基础上按一定的规则去寻址目地模块。
（3分）4. 8086的中断向量表如何组成？作用是什么？（中）（与第2章客观题46、47互斥）（3分，每条1分）答：●把内存0段中0~3FFH区域作为中断向量表的专用存储区；●该区域存放256种中断的处理程序的入口地址；●每个入口地址占用4个存储单元，分别存放入口的段地址与偏移地址。
5. A/D和D/A转换在微计算机应用系统中分别起什么作用？（易）（4分，每条2分）答:●A/D转换器将外围设备输入的模拟量转换为数字量，交给微机系统处理；●D/A转换器将微机系统输出的数字量转换为模拟量，实现对外围设备的控制。
6. 8086被复位以后，有关寄存器的状态是什么？微处理器从何处开始执行程序？（6分，每条2分）答：●标志寄存器、IP、DS、SS、ES和指令队列置0；●CS置全1；●处理器从FFFF0H存储单元取指令并开始执行。
7. 已知下列程序段：（6分，每个回答3分）ADD AL，BLJO L1JC L2CMP AH，BHJG L3JB L4JMP L5若给定AX和BX的值如下，说明程序的转向。
《计算机接口技术》(函授)部分习题参考解答
《计算机接口技术》部分习题参考解答第4章 PC机的总线结构和时序4－1 答：总线周期是指CPU从存储器端口或I/O端口存取一个字节所需的时间。
8088/8086基本总线周期由4个时钟周期组成。
IBM PC/XT/A T中，CPU时钟频率是4.77MHz，时钟周期是210ns。
XT机的一个基本总线周期是4个时钟周期，一个输入或输出周期是5个时钟周期。
4－2 答：在T1状态下，8088/8086CPU数据/地址线上是地址信息。
用ALE信号可将地址信息锁存起来。
数据信息在T2开始以后送出。
XT机的AD7~AD0在ALE下降沿控制锁存后送系统地址总线A7~A0。
A19/S6~A16/S3经ALE下降沿控制锁存后送系统地址总线A15~A8；CPU的AD7~AD0在8288发出的DT/!R（数据收发控制信号）和DEN（数据允许）信号控制下，经双向总线驱动器连接到系统数据总线D7~D0，这样，实现了地址和数据及状态信号的分离，使地址信号和数据信号同时分别出现在系统地址总线和数据总线上。
(注意：这里用符号“！”表示逻辑非，对于信号则表示低电平有效，下同。
)4－3 答：PC/XT机中8088的MN/!MX引脚接地，因此工作在最大模式。
8088最大模式系统由8088CPU、8284时钟信号发生器和8288总线控制器组成。
总线控制器发出一些存储器和输出控制信号，接入系统总线后的名称为!IOW、!IOR、!MEMW、!MEMR、ALE信号，此外它还发出中断响应信号!INTA、DT/!R和DEN 等信号。
这些信号是由CPU连接8288的S2、S1、S0三线的电平决定的。
4－4 答：8284时钟发生器的作用是将晶振信号分频，向8088及计算机系统提供符号定时要求的各种时钟信号，并产生准备好和系统复位信号。
CLK信号：4.77MHz，提供XT机时钟频率。
PCLK信号：2.38MHz，分频后供8253使用。
OSC信号：14.31818MHz，供显示器使用。
王道计组第六章总线思维导图脑图
第六章 总线总线概述基础概念总线是一组能为多个部件分时共享的公共信息传送线路分时是指同一时刻只允许有一个部件向总线发送信息，如果系统中有多个部件，则它们只能分时地向总线发送信息共享是指总线上可以挂接多个部件，各个部件之间互相交换的信息都可以通过这组线路分时共享总线的特性1. 机械特性：尺寸、形状、管脚数、排列顺序2. 电气特性：传输方向和有效的电平范围3. 功能特性：每根传输线的功能（地址、数据、控制）4. 时间特性：信号的时序关系总线的分类按数据传输格式串行总线优点：只需要一条传输线，成本低廉，广泛应用于长距离传输；应用于计算机内部时，可以节省布线空间缺点：在数据发送和接收的时候要进行拆卸和装配，要考虑串行并行转换的问题并行总线优点：总线的逻辑时序比较简单，电路实现起来比较容易缺点：信号线数量多，占用更多的布线空间；远距离传输成本高昂按总线功能片内总线片内总线是芯片内部的总线它是CPU芯片内部寄存器与寄存器之间、寄存器与ALU之间的公共连接线系统总线系统总线是计算机系统内各功能部件（CPU、主存、I/O接口）之间相互连接的总线按系统总线传输信息内容的不同数据总线（DB）用来传输各功能部件之间的数据信息，它是双向传输总线，其位数（根数）与机器字长、存储字长有关双向区分数据通路表示的是数据流经的路径数据总线是承载的媒介地址总线（AB）传输地址信息，包括主存单元或I/O接口的地址；位数（根数）与主存地址空间大小及设备数量有关单向控制总线（CB）一根控制线传输一个信号；有出：CPU送出的控制命令；有入：主存（或外设）返回CPU的反馈信号系统总线的结构单总线结构结构：CPU、主存、I/O设备（通过I/O接口）都连接在一组总线上，允许I/O设备之间、I/O设备和CPU之间或I/O设备与主存之间直接交换信息优点：结构简单，成本低，易于接入新的设备缺点：带宽低、负载重，多个部件只能争用唯一的总线，且不支持并发传送操作双总线结构通道是具有特殊功能的处理器，能对I/O设备进行统一管理，通道程序放在主存中结构：双总线结构有两条总线，一条是主存总线，用于CPU、主存和通道之间进行数据传送；另一条是I/O总线，用于多个外部设备与通道之间进行数据传送优点：将较低速的I/O设备从单总线上分离出来，实现存储器总线和I/O总线分离缺点：需要增加通道等硬件设备支持突发（猝发）传送：送出一个地址，收到多个地址连续的数据三总线结构结构：三总线结构是在计算机系统各部件之间采用3条各自独立的总线来构成信息通路，这3条总线分别为主存总线、I/O总线和直接内存访问DMA总线。
第五章 8086的总线操作和时序
读信号， 三态输出，低电平有效，表示当前CPU正 在读存储器或I／O端口。
与工作方式无关的引脚功能
READY(Ready)准备就绪（输入）
准备就绪信号。由要访问的存储器或I／O设备向此引脚发出 的输入信号，高电平有效，表示CPU访问的存储器或I／O端口 己准备好传送数据。当READY无效时，要求CPU插入一个或多 个等待周期Tw，直到READY信号有效为止。 测试信号。由外部输入，低电平有效。当CPU执行WAIT指令 时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个时钟 周期对TEST进行一次测试，若测试到该信号无效，则CPU继 续执行WAIT指令，即处于空闲等待状态；当CPU测到TEST输 入为低电平时，则转而执行WAIT的下一条指令。由此可见， TEST对WAIT指令起到了监视的作用。 TEST引脚信号用于多处理系统中，实现8086与协处理器间的 同步协调功能．
最小方式系统的基本配置
最大方式系统的基本配置
二、8086CPU引脚功能
与工作方式无关的引脚功能 最小工作方式下的引脚功能 最大工作方式下的引脚功能
与工作方式无关的引脚功能
AD15~AD0 (Address Data Bus， 双向、三态）
地址/数据复用信号，双向，三态。在T1状态（地 址周期）AD15～AD0上为地址信号的低16位A15～ A0；在T2 ～ T3状态（数据周期）AD15～AD0 上 是数据信号D15～D0。 地址/状态复用信号，输出。在总线周期的T1状态 A19/S6～A16/S3上是地址的高4位，即A19～A16， 用锁存器锁存；在T2～T4状态，A19/S6～A16/S3 上输出状态信息S6～S3 。
与工作方式无关的引脚功能
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存储器读 存储器读行 存储器多重 读
用于设备将其信息（如状态信息） 特殊周期 用于设备将其信息（如状态信息）广播到 多个目标方。它是一个特殊的写操作， 多个目标方。它是一个特殊的写操作，不需要目标方以 响应。 此信息， DEVSEL#响应。但各目标方须立即使用 此信息，无权中 止写操作过程。 止写操作过程。 配置读/写周期 PCI具有自动配置能力的体现 具有自动配置能力的体现。 配置读 写周期 是PCI具有自动配置能力的体现。PCI 有三个相互独立的地址空间，即存储器、I/O、 有三个相互独立的地址空间，即存储器、I/O、配置空 所有PCI设备必须提供配置空间， PCI设备必须提供配置空间 间。所有PCI设备必须提供配置空间，而多功能设备要 为每一实现功能提供一个配置空间。配置空间是256 256个 为每一实现功能提供一个配置空间。配置空间是256个 内部寄存器， 内部寄存器，用于保存系统初始化期间设置的配置参数 CPU通过HOST桥的两个32位专用寄存器来访问PCI设备 通过HOST桥的两个32位专用寄存器来访问PCI 。CPU通过HOST桥的两个32位专用寄存器来访问PCI设备 的配置空间。 HOST桥根据CPU提供的这两个寄存器的 桥根据CPU 的配置空间。即HOST桥根据CPU提供的这两个寄存器的 生成PCI总线的配置读/写周期， PCI总线的配置读 值，生成PCI总线的配置读/写周期，完成配置数据的读 出或写入操作。 出或写入操作。 用于主方指示它正在使用的64位地址。 64位地址 双地址周期 用于主方指示它正在使用的64位地址。
表6.2 PCI总线命令类 PCI总线命令类 型 C/BE# 3210） （3210） 0000 0001 0010 0011 0100 0101 0110 0111 命令类型 命令类型 C/BE# 3210） （3210） 1000 1001 1010 1011 1100 1101 1110 1111 保留 保留 配置读周期 配置写周期 存储器多重读周期 双地址周期 存储器读行周期 存储器写和使无效 周期
中断确认周期 特殊周期 I/O读周期 I/O读周期 I/O写周期 I/O写周期 保留 保留 存储器读周期 存储器写周期
与存储器写周期的区别在于， 存储器写和使无效周期 与存储器写周期的区别在于，前者 不仅保证一个完整的cache行被写入， cache行被写入 不仅保证一个完整的cache行被写入，而且在总线上广播无 效信息，命令其他cache中的行地址变为无效。 cache中的行地址变为无效 效信息，命令其他cache中的行地址变为无效。关于存储器 读的三个总线周期的说明示于表6.3 6.3中 读的三个总线周期的说明示于表6.3中。 表6.3 存储器读命令的说明 读命令类型 对于有cache能力的存储 对于有cache能力的存储 cache 器 猝发式读取cache行的 猝发式读取cache行的 cache 一半或更少 猝发长度为0.5 0.5猝发长度为0.5-3个 cache行 cache行 猝发长度大于3 猝发长度大于3个cache 行 对于无cache能力的 对于无cache能力的 cache 存储器 猝发式读取1-2个 猝发式读取1 存储字 猝发长度为3 12存 猝发长度为3-12存 储字 猝发长度大于12 12个 猝发长度大于12个 存储字
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