2.4选1数据选择器实例
实验一四选一数据选择器的设计
实验一四选一数据选择器的设计实验目的：设计并实现一个四选一数据选择器，可以将四个输入信号中的一个作为输出信号进行传递。
实验原理：四选一数据选择器是多路选择器的一种，主要由输入端、控制端和输出端组成。
输入端有四个信号输入线，控制端有两个控制输入线，输出端有一个信号输出线。
通过控制输入线的不同组合，可以选择其中一个输入信号传递到输出端。
实验材料与器件：1.1片74LS153(二选四数据选择器)芯片2.4个开关按钮3.连接线4.电源线5.示波器（可选）实验步骤：1.连接电路：a. 将芯片74LS153的Vcc引脚连接到正极电源线，将GND引脚连接到负极电源线。
b.将芯片的1A、1B、2A、2B四个输入引脚分别连接到四个开关按钮。
c.将芯片的S0、S1两个控制输入引脚分别连接到两个控制开关按钮。
d.将芯片的Y输出引脚连接到输出信号线。
e.将电源线接入电源插座，通电。
2.设置控制输入：a.初始状态下，所有控制输入引脚都为低电平状态。
b.可以通过控制两个开关按钮的开关状态来改变控制输入引脚的电平。
3.输出结果观测：a.打开示波器，将其输入端连接到芯片的输出引脚，设置为观测模式。
b.通过改变控制输入的电平状态，可以选择不同的输入信号进行输出。
c.观察示波器上的输出信号波形，确保输出信号与选择的输入信号一致。
4.实验记录：a.记录不同控制输入状态下的输入信号及输出信号。
b.通过对比观测结果，验证芯片的正常工作。
实验注意事项：1.连接电路时，注意电源接线正确，避免短路或电路损坏。
2.实验过程中操作电路和仪器时，保持手部干燥，并确保安全。
3.实验完成后，关闭电源，将电路和仪器恢复原状，并整理实验记录。
4.若没有示波器，可以通过观察输出信号线连接的LED灯的亮灭来判断输出信号的状态。
实验结果与讨论：在实验中，我们设计并实现了一个四选一数据选择器，并通过改变控制输入的电平状态来选择不同的输入信号进行输出。
通过观察观测结果，我们可以发现当控制输入引脚的电平状态为低-低时，选择1A作为输出；当为低-高时，选择1B作为输出；当为高-低时，选择2A作为输出；当为高-高时，选择2B作为输出。
实验二 4选1数据选择器的设计
实验二 4选1数据选择器的设计实验二4选1数据选择器的设计实验二4选1数据选择器的设计实验学时：2学时实验类型：设计实验建议：必搞一、实验目的通过实验使学生掌控女团逻辑电路的eda原理图输出设计法，通过电路的仿真和硬件检验，使学生进一步介绍4挑选1数据选择器的功能。
二、实验原理数据选择器又叫“多路开关”。
数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。
数据选择器的功能类似一个多掷开关。
数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。
数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。
图14挑选1数据选择器原理图图1是一个4选1数据选择器，d3―d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。
三、实验内容设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。
四、实验步骤1）在maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。
并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。
3）在波形编辑方式下，编辑mux41.gdf的波形文件，并顺利完成输出信号d3,d2,d1和d0，掌控信号s1和s0电平的设置。
波形文件编辑完结后以mux41.scf为波形文件名计算机上安装。
继续执行仿真器simulator命令，仿真已经开始，观测仿真波形展开设计电路的功能检验。
五、实验结果1.4选1数据选择器的逻辑功能及真值表2.仿真波形。
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M（A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
数字电路实验报告-4选1数据选择器及其应用
电学实验报告模板实验原理数据选择器的功能类似一个单刀多掷开关,如图1所示。
数据选择器在地址码的控制下，从多路数据输入中选择其中一个并将其送到一个公共的输出端。
图1 数据选择器示意图1. 4选1数据选择器图2 4选1数据选择器及其逻辑图2所示为4选1数据选择器及其逻辑。
该电路有4路输入数据和为地址输入。
为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。
由图2（b）可以得到该数据选择器的逻辑函数式为(1)2. 用4选1数据选择器扩展成8选1数据选择器8选1数据选择器有8路数据输入，3位地址输入。
如果用4选1数据选择器实现8选1，需要2片4选1数据选择器，如图所示。
其中,是通过4选1数据选择器的使能控制端接入的。
由图5并根据式（1），可以得到显然实现了8选1的逻辑功能。
图5 用4选1数据选择器扩展成8选1数据选择器实验仪器实验内容及步骤1. 测试和验证74HC153的逻辑功能（1）集成电路芯片74HC153引脚图74HC153是双4选1数据选择器，芯片内部包含两个独立的、完全相同的4选1数据选择器。
图7-5所示为引脚图。
每一个4选1数据选择器都设置了一个使能控制端。
两个4选1数据选择器共享地址输入端。
图6 74HC151引脚图（2）测试和验证74HC153的逻辑功能按图7连接电路。
实验数据记录在表7-1。
验证74HC153的逻辑功能。
图7 测试74HC151的逻辑功能实验电路表1（3）用一片74HC153扩展成8选1数据选择器图8 74HC153扩展成8选1数据选择器实验电路按图8连接电路。
实验数据记录在表2。
验证电路的逻辑功能。
表2实验结果及分析1.实验结果2.分析该实验结果表明74HC153元件实现了4选1的数据选择功能74HC153与74LS00两个4选1数据选择器拓展实现了8选1的逻辑功能实验结论1.74HC153具有4选1逻辑功能，能够实现数据选择，其有4路输入数据D0、D1、D2、D3，A0、A1为地址输入，为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。
双4选1数据选择器实现8选1真值表
双4选1数据选择器实现8选1真值表在数字逻辑电路中，数据选择器是一种常见的集成电路，它通常用于从多个输入信号中选取一个输出信号。
其中，双4选1数据选择器是一种特殊的选择器，它有两个数据输入端，一个双输入选择端和一个输出端。
而8选1真值表是一种逻辑表，其中有8个输入和1个输出，用来描述逻辑门的功能和行为。
在本文中，我们将探讨如何通过双4选1数据选择器来实现8选1真值表的功能，以及其在数字逻辑电路中的应用。
1. 双4选1数据选择器的基本原理和结构双4选1数据选择器是由两个4选1数据选择器和一个双输入选择端组成的。
其基本原理是根据选择端的输入信号来决定输出端连接的哪一个数据输入端。
具体而言，当选择端的输入信号为00时，输出端连接第一个数据输入端的信号；当选择端的输入信号为01时，输出端连接第二个数据输入端的信号；当选择端的输入信号为10时，输出端连接第三个数据输入端的信号；当选择端的输入信号为11时，输出端连接第四个数据输入端的信号。
2. 实现8选1真值表的过程要实现8选1真值表的功能，首先需要将8个输入信号分别连接到两个双4选1数据选择器的数据输入端。
根据8个输入信号的组合，将选择端的输入信号设置为相应的二进制数。
当输入信号为000时，选择端的输入信号为00；当输入信号为001时，选择端的输入信号为01；依此类推。
根据选择端的输入信号来确定输出端连接的数据输入端，从而得到输出信号。
3. 应用及意义双4选1数据选择器实现8选1真值表在数字逻辑电路中有着广泛的应用。
在多路选择器、译码器和多功能逻辑电路中，都可以采用双4选1数据选择器实现8选1真值表的功能。
其优点是占用空间小、功耗低、成本低、性能稳定。
它可以通过逻辑门的组合来实现多种逻辑功能，具有很强的灵活性和通用性。
4. 个人观点和理解在我看来，双4选1数据选择器实现8选1真值表的功能是一种非常巧妙的设计。
通过利用双4选1数据选择器的特性，可以将多个输入信号转换成一个输出信号，实现信号的选择和控制。
实验报告-数据选择器及其应用
实验报告---数据选择器及其应用一、 实验目的1．学习数据选择器逻辑功能测试方法。
2. 了解中规模集成数据选择器的逻辑报告。
3. 熟悉利用数据选择器构成任意逻辑函数的方法。
4. 了解数据选择器的扩展方法。
二、 实验设备和器件1、数字逻辑电路实验板 1 块2、74HC(LS)00（四二输入与非门） 1 片3、74HC(LS)153（双四选一数据选择器） 1 片三、 实验原理1、双四选一数据选择器74HC153所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。
引脚排列如图所示1S -、2S -为两个独立的使能端；A 1、A 0为公用的地址输入端；1D 0~1D 3和2D 0~2D 3分别为两个4选1数据选择器的数据输入端；Q 1、Q 2为两个输入端。
（1）当使能端1S -（2S -）=1时，多路开关被禁止，无输出，Q=0.（2）当使能端1S -（2S -）=0时，多路开关正常工作，根据地址码A 1、A 0的状态，将相应的数据D 0~D 3送到输出端Q 。
该电路的表达式：Y=A -1A -0D 0+A -1A 0D 1+A 1A -0D 2+A 1A 0D 3 2、数据选择器的应用用数据选择器实现逻辑函数，方法和译码器相似，只是将出现的最小项对应的数据端接入高电平，未出现的接低电平，将地址端作为自变量的输入端，则可以实现。
3、实验用器件管脚介绍1、74HC(LS)00（四二输入与非门）管脚如下图所示。
2、74HC(LS)153（双四选一数据选择器）管脚如下图所示。
四、 实验内容与步骤1、测试双四选一数据选择器的逻辑功能（基本命题）在试验箱上接线，地址端A 1、A 0、数据端D 0~D 3、使能端1S -接逻辑开关，在数据端D 0~D 3分别输入不同的信号:高电平、低电平、频率为1hz 的方波和频率为10hz 的方波。
其中输出端Y 接逻辑电平显示器，按74HC153功能表逐项进行测试，将测试结果填入下表中3、用双四选一数据选择器74HC153构成八选一数据选择器 参照下图搭接电路，并观察电路的功能。
四选一数据选择器
图所示的是四选一数据选择器的原理图。
图中的D0、D1、D2、D3是四个数据输入端，Y为输出端，A1、A0是地址输入端。
从表中可见，利用指定A1A0的代码，能够从D0、D1、D2、D3这四个输入数据中选出任何一个并送到输出端。
因此，用数据选择器可以实现数据的多路分时传送。
此外，数据选择器还广泛用于产生任意一种组合逻辑函数。
在图示电路中，若将Y看成是A0、A1及D0、D1、D2、D3的函数，则可写成
如果把A1、A0视为两个输入逻辑变量，同时把D0、D1、D2和D3取为第三个输入逻辑变量A2的不同状态(即A2、/A2、1或0)，便可产生所需要的任何一种三变量A2、A1、A0的组合逻辑函数。
可见，利用具有n位地址输入的数据选择器可以产生任何一种输入变量数不大于n +1的组合逻辑函数。
一、数据选择器
1、释义：
数据选择器(data selector) 根据给定的输入地址代码，从一组输入信号中选出指定的一个送至输出端的组合逻辑电路。
有时也把它叫做多路选择器或多路调制器(multiplexer)。
在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。
2、工作方式：
工作原理：给A1A0一组信号10，相当于一个2进制数字2，等于选通了D2这个输入端，输出Y 输出的就是D2的信号。
3、逻辑功能：
数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。
4、分类：
有2选1，4选1、8选1和16选1等类型的数据选择器，又叫"多路开关"。
EDA：实验六2选1和4选1多路选择实验
实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。
2、实现两个多路选择器,一个2选1,一个4选1。
3、学会用于VHDL语言进行程序设计。
二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。
当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。
说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。
sw3,sw2为4选1的地址，sw4为2选1的地址。
三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。
2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、将实验板左端的JP103全部用短路帽接上（共八个）。
四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。
图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。
verilog4选一数据选择器原理(一)
verilog4选一数据选择器原理(一)Verilog中的4选1数据选择器简介在数字电路中，数据选择器是一种常见的电路组件，用于从多个数据输入中选择一个输出。
Verilog是一种硬件描述语言，广泛用于数字电路的设计和仿真。
本文将介绍Verilog中的4选1数据选择器的原理和实现方法。
原理4选1数据选择器有4个输入和1个输出。
根据选择信号，从4个输入中选择一个输入作为输出。
选择信号是2位的二进制数，共有4种可能的状态，每种状态对应一个输入。
当选择信号为00时，输出为第一个输入；当选择信号为01时，输出为第二个输入；当选择信号为10时，输出为第三个输入；当选择信号为11时，输出为第四个输入。
逻辑电路图以下是4选1数据选择器的逻辑电路图：______S0 ----| || |S1 ----| |----- Y|______|Verilog实现下面是实现4选1数据选择器的Verilog代码示例：module mux4to1 (input [3:0] D, input [1:0] S, outpu t Y);assign Y = (S[1] & S[0] & D[3]) | (S[1] & ~S[0] & D [2])| (~S[1] & S[0] & D[1]) | (~S[1] & ~S[0] & D[0]);endmodule在上面的代码中，D是4个输入的信号线，S是选择信号线，Y是输出信号线。
根据选择信号的不同状态，使用逻辑运算符进行输入的选取，然后将结果输出到输出信号线Y上。
仿真测试为了验证4选1数据选择器的正确性，可以进行仿真测试。
以下是一个简单的测试示例：module test_mux4to1;// Declare signalsreg [3:0] D;reg [1:0] S;wire Y;// Instantiate the modulemux4to1 mux (D, S, Y);// Stimulusinitial begin// Test case 1D = 4'b0001; S = 2'b00; // Expect Y to be 0 #10;// Test case 2D = 4'b0001; S = 2'b01; // Expect Y to be 0 #10;// Test case 3D = 4'b0001; S = 2'b10; // Expect Y to be 0 #10;// Test case 4D = 4'b0001; S = 2'b11; // Expect Y to be 1 #10;$finish;endendmodule上述代码中，D和S是输入信号，Y是输出信号。
2选1和4选1选择器VHDL设计
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT(a,b,c,d,s0,s1:IN STD_LOGIC;
y:OUT STD_LOGIC); END ENTITY MUX41A ; ARCHITECTURE BHV OF MUX41A IS SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN S <=S1 & S0; PROCESS(S1,S0) --敏感信号表中可以放s1、s0，也可直接放s，如（s） BEGIN CASE S IS WHEN "00" => y<=a; WHEN "01" => y<=b; WHEN "10" => y<=c; WHEN "11" => y<=d; WHEN OTHERS =>NULL; END CASE; END PROCESS; END BHV;
3.3 4选1多路选择器及其VHDL描述
3.1 多路选择器的VHDL描述
相关语法 1.IEEE库和1164程序包
在VHDL中也像很多高级语言一样，把常用的一些数据 类型，数据对象等事先定义好放在库和程序包中，供设计者 直接调用而不用定义。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 注意：一个典型的VHDL程序是由库和程序包，实体和结构 体三部分构成。
mux21a2
a
y
b
ቤተ መጻሕፍቲ ባይዱ
s
3.1 多路选择器的VHDL描述
相关语法
1.信号signal
四选一数据选择器
根据给定的输入地址代码，数据选择器从一组输入信号中选择一个指定的组合逻辑电路，并将其发送到输出。
有时称为多路复用器或多路复用器。
基本定义
数据选择器是指选择后将多个通道的数据传输到唯一的公共数据通道的逻辑电路，称为数据选择器。
在多通道数据传输过程中，可以根据需要选择其中任意一个的电路称为数据选择器，也称为多路复用器或多路复用器。
逻辑功能
数据选择器（MUX）的逻辑功能是在地址选择信号的控制下从多个数据中选择一个数据通道作为输出信号
四分之一的原理图
图1显示了四分之一数据选择器的示意图。
在图1中，d0，D1，D2，D3是四个数据输入，y是输出，A1和A0是地址输入。
从表中可以看出，可以使用指定的代码a1a0选择四个输入数据（d0，D1，D2，D3）中的任何一个并将其发送到输出端子。
因此，数据选择器可以实现数据的多通道分时传输。
另外，数据选择器被广泛用于生成任何种类的组合逻辑功能。
在所示的电路中，如果将y视为A0，A1和d0，D1，D2，D3的函数，则可以将其写为
如果将A1和A0视为两个输入逻辑变量，并且将d0，D1，D2和D3视为第三输入逻辑变量A2的不同状态（即A2，/ A2、1或
0），则任何具有可以生成三个变量A2，A1和A0。
可以看出，具有n位地址输入的数据选择器可以产生输入变量号不超过N + 1的任何组合逻辑函数。
四选一数据选择器的设计
XX大学实习（实训）报告实习（实训）名称：电工电子实习学院：专业、班级：指导教师：报告人：学号：时间： 2011年7月1日至 2011年7月8日实习主要内容：（1）了解EDA技术的发展及应用（2）掌握VHDL语言的基础知识，熟悉在数字电路系统设计中VHDL程序设计（3）学习MAX+PLUSⅡ软件的应用方法（4）应用EDA技术的设计方法完成4选1数据选择器的设计（采用原理图和文本法两种方法实现），并在MAX+PLUSⅡ上仿真主要收获体会与存在的问题：通过课程设计，发现自己的很多不足，自己知识的很多漏洞，看到了自己的实践经验还是比较缺乏，理论联系实际的能力还急需提高。
同时也体会到设计课的重要性和目的性所在。
同时这次实习也有很多收获，首先我们学会了MAX+PLUSⅡ软件的应用方法，并且能够独立设计出原理图，其次本次设计课培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。
指导教师意见：建议成绩：指导教师签字：年月日备注：实习报告1．目的（1）通过实习掌握maxplus2软件的使用和VHDL语言的基础知识（2）应用maxplus2完成四选一数据选择器的设计，并实现仿真。
2．内容2.1 maxplus2的认识（1）Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera 是世界上最大可编程逻辑器件的供应商之一。
Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。
在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。
（2）、Max+plusⅡ开发系统的特点很多，比如开放性的界面，编辑过程与结构无关，丰富的设计库，硬件描述语等。
（3）、Max+plusⅡ软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。
4选1数据选择器例题
4选1数据选择器例题
当涉及到数据选择器的例题时，有很多不同的情况和应用场景可以考虑。
以下是一个关于4选1数据选择器的例题：
假设你是一名电视游戏节目的主持人，你需要在4个选项中选择一个正确的答案。
以下是问题和选项：
问题，以下哪个城市是法国的首都？
选项：
A. 伦敦。
B. 巴黎。
C. 柏林。
D. 马德里。
正确答案是B. 巴黎。
从多个角度来回答这个问题：
1. 地理角度，法国的首都是巴黎。
巴黎是法国最大的城市，也是政治、经济和文化中心。
2. 历史角度，巴黎作为法国的首都，具有悠久的历史。
它是法国的王室和政府所在地，承载着丰富的历史遗产。
3. 文化角度，巴黎是世界著名的文化之都，拥有许多博物馆、艺术画廊和文化活动。
它吸引着来自世界各地的游客。
4. 旅游角度，巴黎是世界上最受欢迎的旅游目的地之一。
它以其浪漫的氛围、著名的地标如埃菲尔铁塔和卢浮宫而闻名。
综上所述，巴黎是法国的首都，这是从地理、历史、文化和旅游角度来看的正确答案。
2.4选1数据选择器实例
4选1数据选择器实例4选1数据选择器实例1 sel(1)sel(0)out00in0 01in1 10in2 11in3MUXsel(1)sel(0)outin0in1in2in3module mux4_1(out,in0,in1,in2,in3,sel); output out;input in0,in1,in2,in3;input[1:0] sel;reg out;always @(in0 or in1 or in2 or in3 or sel) case(sel)2'b00: out=in0;2'b01: out=in1;2'b10: out=in2;2'b11: out=in3;default: out=1'bx;endcaseendmodule 矢量类型4选1数据选择器实例1case (表达式)选项值1: 语句1；选项值2: 语句2；选项值3: 语句3；…default: 缺省语句endcase<位长度><'进制符号><数字及a到f（十六进制）>sel(1)sel(0)out00in001in110in211in3Verilog中数的表示方法<位长度><'进制符号><数字及a到f（十六进制）> 3 'b101 //3位二进制数5 ' D3//5位十进制数12 ' h x//12位不确定数16 ' o z//16位高阻态16 ' b1001_0110_1111_zzzz //16位二进制数' h 123F//无位长度的十六进制数' o 123 //无位长度的八进制数module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input [1:0] sel;reg out;always @(in0 or in1 or in2 or in3 or sel) beginif (sel==2'b 00) out=in0; else if (sel==2'b 01) out=in1; else if (sel==2'b 10) out=in2; else if (sel==2'b 11) out=in3;else out=1'bx;end endmodule4选1数据选择器实例2if 条件语句除了if-else 结构外，还有if-else-if 结构sel(1)sel(0)out 00in001in110in211in3顺序块语句begin-end通常用来将两条或多条语句组合在一起，使其在格式上更象一条语句。
(完整word版)四选一多路选择器实验报告.docx
实验报告学院：电气工程学院专业：电子信息工程班级：姓名学号实验时间指导教师实验项目名称四选一多路选择器实验组成绩实1．学习组合逻辑电路、编码器的功能与定义，学习 Verilog 和VHDL语言验 2 ．熟悉利用 Quartus II 开发数字电路的基本流程和 Quartus II 软件的相关目操作的 3 ．学会使用 Vector Wave 波形仿真实验按照老师的要求完成实验，编写实验报告要求选择器常用于数字 4 路信号的切换。
实四选一选择器有 4 个输入端 input0、1、2、 3. 两个信号控制端 a,b 及一个信验号输出端 y。
当 a,b input0-input3中的原一个输入信号与输出 y 端口接通。
用拨码开关作四位数据及两位控制端的输理LED s1 和 s0LED 与数据输入端 a,b,c,d 4 选一数据选择器设计的正确性。
实验软件： Altera Quartus II 9.0集成开发环境。
仪器1. 选择“开始”→“所有程序”→“Altera ”→“ Quartus II 9.0 ” →“Quartus II 9.0 （32bit ）”，启动软件。
2.选择“ File ” →“ New Project Wizard ”，出现“ Introduction ”页实验步骤实验内容面，如图所示，该页面介绍所要完成的具体任务。
3.单击“ Next ”按钮，进入工程名称的设定、工作目录的选择。
4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶层文件的实体名6.新建设计文件，选择“File|New ”，在New对话框中选择 Device Design Files 下的 Verilog File ，单击 OK，完成新建设计文件。
7.在新建设计文件中输入 Verilog 程序 .8.结果仿真编写四选一电路的VHDL代码并仿真，编译下载验证一：实验程序:LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT（ input： IN STD_LOGIC_VECTOR (3 DOWNTO 0)；实sel： IN STD_LOGIC_VECTOR (1 DOWNTO 0)；y： OUT STD_LOGIC);验END mux4 ；数ARCHITECTURE rtl OF mux4 ISBEGIN据PROCESS (input ， sel)BEGINIF (sel= “ 00” ) THENy<= input （ 0）；ELSIF （ sel=“01”） THENy<= input （ 1）；ELSIF （ sel=“10”） THENy<= input （ 2）；ELSEy<= input （ 3）；END IF;END PROCESS;END rtl;二：程序运行图：三：波形图：实本次实验学习了组合逻辑电路、编码器的功能与定义，学习了Verilog 和VHDL语言，同时熟悉了利用 Quartus II 开发数字电路的基本流程和Quartus II 软件的相关操作，学会了使用Vector Wave波形仿真。
四选一数据选择器
四选一数据选择器
数据选择器(data selector) 根据给定的输入地址代码，从一组输入信号中选出指定的一个送至输出端的组合逻辑电路。
有时也把它叫做多路选择器或多路调制器。
在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关
图所示的是四选一数据选择器的原理图。
图中的D0、D1、D2、D3是四个数据输入端，Y为输出端，A1、A0是地址输入端。
从表中可见，利用指定A1A0的代码，能够从D0、D1、D2、D3这四个输入数据中选出任何一个并送到输出端。
因此，用数据选择器可以实现数据的多路分时传送。
此外，数据选择器还广泛用于产生任意一种组合逻辑函数。
在图示电路中，若将Y看成是A0、A1及D0、D1、D2、D3的函数，则可写成
图1
如果把A1、A0视为两个输入逻辑变量，同时把D0、D1、D2和D3取为第三个输入逻辑变量A2的不同状态(即A2、/A2、1或0)，便可产生所需要的任何一种三变量A2、A1、A0的组合逻辑函数。
可见，
利用具有n位地址输入的数据选择器可以产生任何一种输入变量数不大于n +1的组合逻辑函数。
其工作原理是你给A1A0一组信号比如1 0 那么就相当于给了他一个2进制数字2 也就相当于选通了D2这个输入端这个时候输出Y 输出的就是D2的信号
D2是什么Y就输出什么
输出表。
双4选1数据选择器之欧阳治创编
选通输入
输出BA来自C0C1C2C3
G
Y
L
L
L
×
×
×
L
L
×
×
×
×
×
×
H
L
L
L
H
×
×
×
L
H
L
H
×
L
×
×
L
L
L
H
×
H
×
×
L
H
H
L
×
×
L
×
L
L
H
L
×
×
H
×
L
H
H
H
×
×
×
L
L
L
H
H
×
×
×
H
L
H
时间2021.03.10
创作：欧阳治
① 当使能端1G（2G）＝1时，多路开关被禁止，无输出，Y＝0。
② 当使能端1G（2G）＝0时，多路开关正常工作，根据地址码B、A的状态，将相应的数据C0～C3送到输出端Y。
B A＝00 则选择CO数据到输出端，即Y＝C0。
B A＝01 则选择C1数据到输出端，即Y＝C1，其余类推。
其功能表如下：
选择输入
双4选1数据选择器74LS153
时间2021.03.10
创作：欧阳治
所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。其引脚排列及逻辑符号如下所示：
1G、2G为两个独立的使能端；B、A为公用的地址输入端；1C0～1C3和2C0～2C3分别为两个4选1数据选择器的数据输入端；Y1、Y2为两个输出端。
4选1数据选择器
4选1数据选择器
4选1数据选择器的功能是从4个相互独立的数据输入端D0-D3中选出一个来送至输出端，因为2位二进制代码就可表示4个地址，所以它具有2个地址输入端A0和A1。
还有一个附加控制端S ，具有使能作用，当S=1是才正常执行数据选择功能，否则输出总为0。
输出端Y 的逻辑表达式为： Y=(013012011010A A D A A D A A D A A D +++)·S
使用LABVIEW 实现4选1数据选择器，具体步骤如下：
1、新建“4选1数据选择器.vi ”。
2、在前面板上新建两个以布尔型控件为元素的簇，分别用来表示地址输入变量A0-A1和数据输入变量D0-D3，另外再添加一个布尔型输入控件作为“控制端S ”，以及一个布尔型显示控件作为“输出Y ”。
3、在框图中添加复合运算函数，再按照前面推导出的逻辑表达式进行连线，最终输出结果送给变量Y ，最终程序前面板和框图如图1所示。
在该图中所示的前面板输入状态下，程序将从指定地址A1A0=11处取出数据 端D3送给输入端Y 。
同理，也可以使用地址A1A0=00取出D0，地址A1A0=01取出D1，地址A1A0=10取出D2。
图1“4选1数据选择器.vi”的前面板和框图。
EDA实验二 4选1多路选择器设计实验
EDA实验二4选1多路选择器设计实验一、实验目的进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。
二、实验内容实验内容一：根据以下流程，利用QuartusII完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。
实验内容二：在试验系统上硬件测试，验证此设计的功能。
对于引脚锁定以及硬件下载测试。
输出信号接蜂鸣器。
最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制S0，S1，可使蜂鸣器输出不同音调）。
实验内容三：对VHDL不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。
三、程序设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT (a,b,c,d,s0,s1:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC); --输出信号END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINS<=s0&s1; --并置操作，获得二维矢量数据类型PROCESS(s0,s1,a,b,c,d) --敏感信号BEGINCASE S ISWHEN"00"=> y<=a;WHEN"01"=> y<=b;WHEN"10"=> y<=c;WHEN"11"=> y<=d;WHEN OTHERS=>NULL; --其它情况为空值END CASE; --CASE语句结束END PROCESS; --PROCESS进程语句结束END ARCHITECTURE one;四、程序分析程序分析：四选一多路选择器设计时，定义输入S为标准以内漏记为STD_LOGIC,输出的信号y的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY语句和USE语句，来打开IEEE库的程序包STD_LOGIC_1164.ALL。
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4选1数据选择器实例
4选1数据选择器实例1 sel(1)sel(0)out
00in0 01in1 10in2 11in3
MUX
sel(1)
sel(0)
out
in0in1in2in3
module mux4_1(out,in0,in1,in2,in3,sel); output out;
input in0,in1,in2,in3;
input[1:0] sel;
reg out;
always @(in0 or in1 or in2 or in3 or sel) case(sel)
2'b00: out=in0;
2'b01: out=in1;
2'b10: out=in2;
2'b11: out=in3;
default: out=1'bx;
endcase
endmodule 矢量类型
4选1数据选择器实例1
case (表达式)
选项值1: 语句1；
选项值2: 语句2；
选项值3: 语句3；
…
default: 缺省语句
endcase
<位长度><'进制符号><数字及a到f（十六进制）>
sel(1)sel(0)out
00in0
01in1
10in2
11in3
Verilog中数的表示方法
<位长度><'进制符号><数字及a到f（十六进制）> 3 'b101 //3位二进制数
5 ' D3//5位十进制数
12 ' h x//12位不确定数
16 ' o z//16位高阻态
16 ' b1001_0110_1111_zzzz //16位二进制数
' h 123F//无位长度的十六进制数
' o 123 //无位长度的八进制数
module mux4_1(out,in0,in1,in2,in3,sel);output out;
input in0,in1,in2,in3;input [1:0] sel;reg out;
always @(in0 or in1 or in2 or in3 or sel) begin
if (sel==2'b 00) out=in0; else if (sel==2'b 01) out=in1; else if (sel==2'b 10) out=in2; else if (sel==2'b 11) out=in3;
else out=1'bx;
end endmodule
4选1数据选择器实例2
if 条件语句除了if-else 结构外，还有if-else-if 结构
sel(1)sel(0)out 00in001in1
10in211in3
顺序块语句begin-end
通常用来将两条或多
条语句组合在一起，使其
在格式上更象一条语句。
begin
语句1;
语句2; ...... 语句n; end 特点：
(1)块内的语句是按顺序执行的，即只有上面一条语句执行完后下面的语句才能执行。
(2)直到最后一条语句执行完，程序才跳出该语句块。