集成电路中的双极性和CMOS工艺

集成电路是将多个器件及其之间的连线制作在同一个 基片上，使器件结构和分立元件有所不同，即产生寄生的 有源器件和无源器件。寄生效应对电路的性能有一定的影 响，下图是做在一个基片上的两个双极性晶体管，它们之 间会相互影响，因此各个元件之间的隔离是集成电路中必 须考虑的问题。
（3）集成电路中进行隔离的方法
N阱光刻：
涂胶 光源
腌膜对准
曝光
显影
刻蚀（等离子体刻蚀）
去胶
N阱掺杂：
P+
N-well
P掺杂（离子注入）
去除氧化膜
3、光刻2---有源区光刻
N-well
SiO2隔离岛
N-well
N+ P-Si
N+
P+
N-well
P+
淀积二氧化硅与氮化硅 光刻有源区 场区氧化 去除有源区的氮化硅与二氧化硅
E P+ n+
B
C
S
C
B
E
n+
p
n+
n
n+ P+ n+
n
p
n+
P+
P-Si
二、双极性工艺流程
典型的pn结隔离工艺是实现集成电路制造的最 原始工艺，迄今为止产生的双极型集成电路制造 工艺都是在此基础上为达到特定的目的增加适当 的工序来完成的。这里以pn结隔离的npn晶体管的 形成过程为例，介绍双极型集成电路的制造工艺。
在光刻接触孔后，若 采用金属铝作为电极引 线，则需要进行铝的淀 积。
9:第六次光刻----反刻铝
此次反刻的目的是 在不需要铝线的地方 将上步工艺中淀积的 铝刻蚀掉。
双极型集成电路器件具有速度高、驱动 能力强、模拟精度高的特点，但是随着集 成电路发展到系统级的集成，其规模越来 越大，却要求电路的功耗减少，而双极型 器件在功耗和集成度方面无法满足这些方 面的要求。CMOS电路具有功耗低、集成度 高和抗干扰能力强的特点，下面就对CMOS 进行简要讲解。
我国集成电路产业的发展状况 2001~2009年我国集成电路产业销售额及增长率 （数据来源CSIA）
（2）集成电路的基本操作
1、形成某种材料的薄膜
在集成电路的制作过程中要形成二氧化硅膜、多晶硅膜、氮化硅 膜、一些金属的硅化物膜以及作为连线的金属膜，等等。形成这些薄 膜的方法主要是化学汽相沉积（Chemical Vapor Deposition, 简称 CVD）或物理汽相沉积（Physical Vapor Deposition, 简称PVD）。 CVD：气态反应原料在固态基体表面反应并淀积成薄膜 PVD：真空条件下，用蒸发、溅射、离子轰击等方法产生原子或原子团， 并最终使材料淀积在基片上
主要讨论内容:集成电路、工艺流程
集成电路简介 双极性工艺流程 CMOS工艺流程
一、集成电路简介
集成电路（IC）是把多个器件（如晶体管、 电阻、电容等）及其间的连线同时制作在一个芯 片上，形成的一块独立的、具有一定功能的整体 电路。 从1947年12月美国贝尔实验室的巴丁和布拉 顿制作出第一只点接触的半导体晶体管至今只有 40多年的历史，但其发展速度十分迅速，现在已 经应用于我们生活的方方面面，国家的建设和国 防更是离不开集成电路。集成电路的出现使电子 设备向着微型化、高速度、低功耗和智能化发展， 加快了人类进入信息时代的步伐。
N+ P-Si N+ P+
N-well
P+
P+
N-well
N+
N+
N-well
去胶
6、 光刻5---P+区光刻
N-well
N+ N+ P+ P+
N-well

N+ P-Si N+
P+
N-well
P+

P+区光刻 B离子注入 去胶
B+
N+
N+
N-well
B离子注入
N+
N+
P+
P+
N-well
E P+ B C
S
P+
n+
p
n+-BL
n+
n-epi
P-Si
• 1、衬底选择 为了提高器件性能一般选择，<100>晶向的硅片，因 为<100>晶向的硅界面态密度低，缺陷少，迁移率高。为 了使隔离结有较高的击穿电压同时又不使外延层在后续工 艺中下推的距离太多，衬底的电阻率通常选择 ρ≈10Ω.cm。 • 2、第一次光刻----N+隐埋层扩散孔光刻 一般来讲，双极型集成电路各元器件均从表面实现 互联，所以为了减少集电极串联电阻效应，减小寄生pnp 晶体管的影响，在制作元器件的衬底和外延层之间要制作 n+隐埋层。隐埋层特点1、杂质固溶度大，以使集电极串 联电阻降低；2、高温时在硅中的扩散系数要小，以减少 外延时隐埋层杂质上推到外延层的距离；3、与硅的晶格 匹配好，以减小应力。隐埋层形成的具体步骤包括甩胶、 掩膜对准、曝光、显影、刻蚀、去胶等。
2、在各种薄膜材料上形成需要的图形
图形的加工是通过光刻和刻蚀来完成的。光刻和刻蚀的作用就是 把设计好的集成电路版图上的图形复制到硅片上。目前的光刻主要是 光学光刻，是把掩膜板上的图形转移到硅片上。具体包括甩胶（正胶 和负胶）、曝光、显影、刻蚀、去胶五个步骤。
●甩胶—在硅片上均匀涂敷一层光刻胶 ● 曝光—把涂胶的硅片放在掩膜板下，经过光照（一般为紫 外光），使掩膜板上亮的区域对应的光刻胶被曝光，而掩 膜板上暗的区域对应的光刻胶不能被曝光。 ●显影—通过物理或化学方法把没曝光的胶（针对负胶）去 掉。显影后掩膜板上的图形就转移到光刻胶上。 ●刻蚀—把没有光刻胶保护的那部分SiO2去掉。刻蚀后掩膜 板上的图形就转移到了SiO2膜上，以前采用化学溶液进行 刻蚀，称为湿法刻蚀。但因湿法刻蚀不能精确控制刻蚀速 率，难以实现精细图形。目前集成电路加工都采用干法刻 蚀，如反应离子（Reaction Ion Etching，简称RIE）刻蚀。 ●去胶—最后去除残留在硅片上的所有光刻胶，就得到了完 成某种图形加工的硅片。
1）介质隔离：双极型集成电路中的介质隔离常采用氧化物 隔离的方法，即在形成器件区域的周围构筑一隔离环，该 隔离环是二氧化硅绝缘体，因而集成电路中的各元件之间 是完全电隔离的。
B E B E
C
n
C
n
n
p
n
p
pn结隔离：如下图所示，两个晶体管分别做在两隔 离区内，它们的集电区是n型外延层，两晶体管集电区间 隔着两个背靠背的pn结，只要使p型衬底的电位比集电区 电位低，两个晶体管就被反向偏置的pn结所隔开，实现所 谓的电学隔离。
HF
(b) 甩胶
掩膜版
(e) 刻蚀
明场
(c) 曝光
浓硫酸
(f) 去胶
暗场
3、通过掺杂改变材料的电阻率或类型
在集成电路的制作过程中可以通过扩散和离子注入的 方法来改变材料的电阻率，或改变局部的杂质类型。为了 避免高温过程对器件和电路性能的影响，目前集成电路主 要采用离子注入的方法进行掺杂。离子注入是在常温下进 行的，但离子注入后需要高温退火处理。 高温退火的作用：1、激活杂质 2、 进一步扩散3、损伤 恢复
n+
oxide
p+ N阱
gate
p+
oxide
P型 Si sub
3、以n阱CMOS为例简述CMOS的工艺流程 1、选择衬底
这一步和双极性工艺中的类似，这里不再重复
2、光刻1---n阱光刻
具体步骤如下： 生长二氧化硅（湿法氧化）：
SiO2
Si-衬底
Si(固体)+ 2H2O SiO2（固体）+2H2
CMOS的主要类型
P阱CMOS
N阱CMOS
双阱CMOS
2、MOS管的结构及工作原理
栅极（金属） 源极
绝缘层（SiO2） 漏极 n+
n+
I
P型硅基板
半导体基板
源（端）：载流子流出端，Source 漏（端）：载流子流入端，Drain 栅极：通过施加电压，形成导电沟道
CMOSFET
oxide
n+
gate
（1）集成电路产业发展趋势
Intel 公司的创始人摩尔在1956年预测了集成 电路发展趋势，指出集成度随时间指数增长的规 律。1975年又进一步预测了未来的发展，指出集 成度每18个月翻一番的增长规律。 集成电路迅速发展的原因：1、特征尺寸不断 缩小，大约每三年缩小 2 倍。2、芯片面积不 断增大，大约每三年增大1.5倍。3、器件和电路 结构不断改进。
Tepi Tepi
P-Si P-Si
A’
E
B
C
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
为了击穿电压高，外延层上推小,电阻率应取大; 为了减小集电极串联电阻,饱和压降小，电阻率应取小. 实际制作过程中要根据具体电路折中进延后对外延层表面进行氧化，形成一定厚度的氧化 层，然后光刻氧化层形成隔离扩散窗口，再进行P+扩散和 推进，隔离扩散深度应大于外延层厚度（一般为Tepi的 125%），目的是使隔离p+扩散与衬底有一定宽度的接触。
去胶
7、光刻6---光刻接触孔
磷硅玻璃（PSG)
N-well
N+ N+
P+
P+
N-well
淀积PSG.

N+ P-Si N+