8086信号引脚
8086引脚信号
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1). 数据和地址引脚
A19/S6～A16/S3（Address/Status）
地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期T1时刻输 出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电平无效
ⅰ）S6为0，表明AD15~AD0作为数据线；
在总线周期的T2-T4时，这4条线作为输出CPU的状态信息。
28
“引脚”小结
CPU引脚是系统总线的基本信号 可以分成三类信号： 16位数据线：D15～D0 20位地址线：A19～A0 控制线：
ALE、M/IO*、WR*、RD*、READY
INTR、INTA*、NMI，HOLD、HLDA
RESET、CLK、Vcc、GND
29
系统总线的形成
14
2). 读写控制引脚
M/IO*（Memory/Input and Output） 存储器或I/O访问，输出、三态 该引脚输出高电平时，表示CPU将访问 存储器，这时地址总线A19～A0提供20 位存储器地址 该引脚输出低电平时，表示CPU将访问 I/O端口，这时地址总线A15～A0提供16 位I/O口地址
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3). 中断请求和响应引脚
NMI（Non-Maskable Interrupt）
非屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU 内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请 不可屏蔽中断服务
主机与外设进行数据交换通常采用可屏蔽中断 不可屏蔽中断通常用于处理掉电等系统故障
23
4). 总线请求和响应引脚
引脚与总线
控制线：
BHE/S7
➢ALE、DEN、DT/R、M/IO、WR、RD
➢ TEST、READY
➢INTR、INTA、NMI
➢HOLD、HLDA
➢RESET、CLK、Vcc、GND、 MN／MX
最大组态下24~31引脚定义：
★ S0 S1 S2：输出、三态。总线周期状态信号。发给总
线控制器8288，使其产生相应的总线控制信号代替 CPU输出。译码状态见P33，表2.4 。
CLK
T1 T2 T3 T4 T1 T1 T1 T2 T3 TW T4
总线周期
空闲
总线周期
总线周期
指令周期
我们要学习的是：
在某一种总线周期内，总线 上出现的信号及信号间的时序。
2.2 8086/8088的引脚信号与功能
双列直插，40个引脚 其中8个引脚在最大或最小模式时信号的名
称和功能是不同的。 本节先讲与模式无关的引脚。
可以被屏蔽掉 6、NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效表示外界向CPU申请不可屏蔽中断 该中断请求不能被CPU屏蔽，所以优先级别高于
INTR（可屏蔽中断）
7、RESET
复位请求，输入、高电平有效 该信号有效（至少维持4个时钟周期），将使
线
控制总线CB
形 成 存储器
I/O接口
I/O设备
总线形成
8086最小模式下系统配置（总线形成）
MN/MX* M/IO* RD* WR*
高
存储器读
高
高
低
存储器写
高
低
高
7.总线保持请求信号HOLD
输入、高电平有效 ➢ 有效时，表示其他处理主模块向CPU申请占用总线 ➢ 该信号从有效回到无效时，表示总线请求设备对总线 的使用已经结束，通知CPU收回对总线的控制权
8086 8088 引脚图+内部组成框图
8086（16位）/8088（准16位）引脚图及内部组成框图◆8086/8088外部结构：——表现为数量有限的输入/输出引脚（构成了处理器级总线）。
——均为40引脚。
◆8086/8088内部组成:EU执行单元和BIU总线接口单元两个独立单元组成。
❶EU execution unit →不直接与外部打交道。
❷BIU bus interface unit→负责与外部存储器和I/O端口交换数据。
❸EU的任务：负责执行所有指令、给BIU单元提供地址信息和数据信息、管理通用寄存器、标志寄存器。
❹BIU的任务：负责执行所有的外部总线周期。
取指令：从存储器指定地址取出指令送入指令队列排队等待EU控制器按顺序执行。
执行指令：根据EU命令对指定存储单元或I/O端口存取数据。
8086与8088主要区别:内部指令队列缓冲器大小不同和外部数据总线位数不同[内部]❶内部ALU数据总线根数相同。
→都具有16位数据总线。
可处理8位的或16位的数据。
❷内部Q总线根数相同。
→都具有8位的指令队列总线Q总线。
❸内部指令队列缓冲器大小不同。
8086→可容纳6个字节，且在每一个总线周期从存储器可以取出 2个字节的指令代码填入指令队列。
8088→只能容纳4个字节，且在每一个总线周期从存储器只能取出1个字节的指令代码填入指令队列。
[外部]❶外部地址总线根数相同。
→都有20根地址总线。
直接寻址1M字节存储器：202=1M直接寻址64K个I/O端口（寄存器）：162=64K❷外部数据总线位数不同。
8086外部→16根数据总线。
8088外部→8根数据总线。
第3章2—8086微处理器总线周期及引脚
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第3章 80x86微处理器
第3章：I/O写总线周期
T1 CLK T2 T3 T4
T1状态——输出16位I/O地址A15 ~ A0 IO/M* IO/M*输出高电平，表示I/O操作； S6 ~ S 3 0000 A19/S6 ~ A16/S3 ALE输出正脉冲，表示复用总线输出地址 A15 ~ A8 A15 ~ A8 T2状态——输出控制信号WR*和数据D7 ~ D0 A7 ~ A0 输出数据 ADT3和Tw状态——检测数据传送是否能够完成 7 ~ AD0 T4状态——完成数据传送
6
第3章 80x86微处理器
⑵ 总线写操作时序 总线写操作就是指CPU向存储器或I／O端口 写入数据。图3.4是8086在最小模式下的总线写 操作时序图。 总线写操作时序与总线读操作时序基本相 同，但也存在以下不同之处：
7
第3章 80x86微处理器
T1 CLK M/IO ① 高为读内存 低为读IO ② ⑥ 状态输出 地址 ④ ⑧ BHE输出 ② ⑦ 地址输出 数据输出 ③ ⑨ ⑤ T2 T3 TW T4
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计 算 机的主频决定。如8086的主频为5MHz，1个时钟 周期就是200ns。
15
第3章 80x86微处理器
第3章：存储器写总线周期
T1 CLK IO/M* T2 T3 T4
T1状态——输出20位存储器地址A19 ~ A0 S6 ~ S 3 A19 ~ A16 A19/S6 ~ A16/S3 IO/M*输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 A15 ~ A8 A15 ~ A8 T2状态——输出控制信号WR*和数据D7 ~ D0 A 7 ~ A0 输出数据 AD7 ~ AD0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 ALE
8086cpu引脚ale的功能是
一、填空题1、8086CPU 引脚ALE 的功能是 地址锁存允许信号 ，引脚M/IO 的功能是 存储器/IO 控制信号M/I O ____=1,选中存储器M/I O ____=0,选中IO 接口 ；8259A 引脚CAS 2~CAS 0的功能是 输出引脚 。
2、8086CPU 中地址加法器的作用是 将段基址与段内偏移量相加，生成20位的物理地址 ，堆栈指针SP 的作用是 指示栈顶的偏移地址 。
3、设指令CMP AL ，BL 执行后，CF=0，AF=1，SF=0，PF=0，OF=1，ZF=0，则：若AL ，BL 中的数据为有符号数的8位补码，AL ，BL 中两数的大小关系为 A < B ；若AL ，BL 中均为无符号数，则两数的大小关系为 A 〉B 。
4、8253有六种工作方式，试写出其中的三种： 方式0或计数达到终值时中断的方式 ； 方式1或硬件可重触发单脉冲方式 ；方式2或周期性定时器方式,也称为N 分频方式 。
5、计算机通信中，MODEM 的功能是 使计算机之间可以通过普通电话线进行连接并传送数据 。
6、8251芯片中，奇偶错的含义是 数据传输中产生了1位误码 。
7、8259A 的全嵌套方式中， IR0 级中断的优先权最高，优先权自动循环方式开始时，IR0 为最高。
8、设字长为8位，若X=-3，则[X]原= 1000，0011 B，[X]补=1111，1101 B。
9、已知CS=1800H，IP=1500H，则指令所处的物理地址= 19500 H。
10、8086系统复位后，CS= FFFF H，SP=0000 H。
11、8251A在通信过程中，能够自动检测的错误有奇偶错，数据丢失错和帧错。
12、8253芯片共有 6 种工作方式，采用BCD码计数时，最大计数值为10000 H。
13、8086CPU响应INTR引入的中断时，要执行两个中断响应周期，其目的是禁止其他模块的总线请求。
14、单片8259A可以扩展8 个外部中断，最多9片级联可以扩展64个外部中断。
8086微处理器引脚
8086微处理器引脚（线）说明﹡8086/8088微处理器采用40条引线双列直插(DIP)封装。
﹡ 8086/8088微处理器引线是对外前端总线及专用信号引线。
﹡ 8086/8088微处理器引线，在逻辑上可分为3类：地址总线信号、数据总线信号、控制总线信号。
还有一些专用信号：电源、地、时钟。
﹡ 8086/8088采用引线分时复用技术，一条引线不同时间代表不同信号,解决引线不够问题。
基本引脚信号﹡AD15～AD0（I/O,三态）：地址/数据复用引脚。
﹡A19/S6 ～ A16/S3（O,三态）：地址/状态复用引脚。
﹡BHE# /S7 （O,三态）:高字节允许/状态复用引脚。
﹡NMI（In）：非屏蔽中断请求线，上升边触发。
﹡INTR (In) ：可屏蔽中断请求线，高电平有效。
﹡RD# (O,三态) ：读选通信号，低电平有效。
﹡CLK (In) : 时钟信号，处理器基本定时脉冲。
﹡RESET (In) :复位信号，高电平有效。
* WR# (O,三态)：写选通信号，低电平有效。
﹡READY (In)：准备好信号，高电平有效。
处理器与存储器及I/O接口速度同步的控制信号。
﹡TEST# (In): 测试信号，低电平有效。
处理器执行W AIT指令的控制信号。
﹡MN/MX# (In):最大/最小工作模式选择信号。
硬件设计者用来决定8086工作模式，MN/MX# =1 8086为最小模式， MN/MX# =0 8086为最大模式。
﹡Vcc (In): 处理器的电源引脚，接 +5V电源。
﹡GND :处理器的地线引脚，接系统地线2）最小模式下的有关控制信号﹡INTA# (O) :最小模式下的中断响应信号。
﹡ALE (O) :地址锁存允许信号。
﹡DEN# (O,三态) ：数据总线缓冲器允许信号。
﹡DT/R# (O,三态) ：数据总线缓冲器方向控制信号。
﹡M/IO# (O,三态) ：存储器或I/O接口选择信号。
﹡WR# (O,三态) ：写命令信号。
接口技术8086各个引脚功能汇总 含最大最小模式
当 DT/������为高电平时，8086CPU 通过数据总线收发器进行数据发送；当为低电平时，则进行数据接收。 在 DMA 方式，它被浮置为高阻状态。
26：������������������(������������������������ ������������������������������������)数据允许信号，输出。当使用数据总线收发器时，该信号为收发器的 OE 21：RESET 复位信号，输
3031： ������������/������������������、 ������������/������������������(Request/Grant)总线请求信号（输入）/总线请求允许信号（输
出） 。 这两个信号可供 8086 以外的 2 个总线主设备向 8086 发出使用总线的请求信号 RQ （MIN=HOLD） 。 而 8086 在现行总线周期结束后让出总线发出总线请求允许信号 GT（MIN=HLDA），此时，外部总线主 设备便获得了总线的控制权。其中������������/������������������比������������/������������������的优先级高。
26 27 28：������������、������������、������������(Bus
微机原理与接口第3章2—8086微处理器总线周期及引脚资料
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
1
第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
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第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
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8086CPU的总线周期和工作方式
8086CPU的引脚特征
3.
•
•
控制总线 READY准备就绪信号(输入) 为高时有效，是由被访问的存储器或I/O端口发来的响 应信号。为高时表示所寻址的存储单元或I/O端口已经 准备就绪。在查询方式中要用到(见第4页TW状态)。 TEST 测试信号(输入) 该引脚用于多处理器系统中实现8086CPU之间的同步 协调。当CPU执行WAIT指令时，CPU每隔5个时钟周 期对该引脚的输入进行测试。若为高，则CPU进入 WAIT状态，重复执行WAIT指令，直到 TEST ＝0。
8086CPU的引脚特征
3. 控制总线 • BHE 总线高字节允许(输出，三态) BHE 为低，表示高8位数据线上的数据有效； 若为高，表示数据传送只有低8位。 BHE 和A0配合用来产生奇偶存储体的选择信号。 • RD 读控制信号(输出，三态) 为低时(有效)，表示CPU正在进行读存储器或 I/O端口的操作。
8086CPU的引脚特征
2. 地址/状态线A19/S6~A16/S3(输出，三态) • 访问存储器： T1状态输出地址的高4位。 其它状态输出S6~S3状态信号，S6为0， S5表示IF(中断允许标志)的状态，S3、S4 的组合表示正在使用的段寄存器名(见书上 的表)。 • 访问I/O设备： 4位皆为0。
8086总线周期
• 每个总线周期至少由4个时钟周期组成：T1、T2、T3、
T4。时钟周期由CPU主频决定。 • T1状态，CPU发送存储器或I/O设备的地址。 写数据时，T2、T3、T4状态，CPU发送数据; 读数据时，T3、T4状态，CPU接收到数据。 T2状态时，总线浮空，允许CPU有个缓冲时间。 • 空闲状态TI (Idle State) 在两个总线周期之间，存在着BIU不执行任何操作的 时钟周期，这些不起作用的时钟周期就是空闲状态TI。 • 等待状态TW(Wait State) CPU对慢速的外设通过READY进行查询方式访问， 在总线周期的T3和T4之间插入TW，用来使CPU等待。 等待状态期间，总线上的信号保持T3状态时的不变。
8086
第二章 8086微处理器2.1 8086CPU的内部结构微处理器在微型计算机中的作用如同人体的大脑一般，负责绝大部分系统的控制与执行工作。
微处理器本身的运算与执行效率基本上决定了整台计算机的速度与性能，它负责全部或大部分的数据处理工作。
自1971年推出一般型微处理器4004以来，Intel所设计生产的微处理器一直占有相当大的市场，尤其是1978年推出16位的8086微处理器以后，不断推陈出新。
从8086/8088、80286、80386、80486到Pentium、PentiumPro、PentiumⅡ以及PentiumⅢ，每一次推出新品都将微型计算机带向全新的领域。
时至今日，我国微型计算机市场所使用的微处理器，仍以此系列为主。
自8086开始，Intel系列微处理器在基本结构上采用向上兼容的做法。
也就是新开发的微处理器，其基本特性及编程结构与前一代产品兼容。
微处理器主要的性能指标有：主频：即微处理器的时钟频率。
如PentiumⅡ—300MHz，主频为300MHz。
一般说来，主频越高，微处理器的速度越快。
由于内部结构不同，并非所有时钟频率相同的微处理器性能都一样。
外频：指微处理器外部总线工作频率。
如Pentium—133，主频为133MHz，而外频(或称总线速度)66MHz，PentiumⅢ—500，主频为500MHz，外频为100MHz/133MHz等。
工作电压：指微处理器正常工作所需的电压。
早期微处理器的工作电压一般为5V，随着微处理器主频的提高，微处理器工作电压有逐步下降的趋势，如3.3V，2.8V等，以解决温度过高的问题。
制造工艺：制造工艺主要由管子之间最小线距来衡量微处理器的集成密度，通常采用微米(μm)为单位，如350MHz以前的PentiumⅡ采用0．35nm工艺制造，500MHz的Pentium Ⅲ采用0．25nm工艺，Merced采用0.18/nm工艺等。
地址线宽度：决定了微处理器可以访问的物理地址空间，如386/486/Pentium地址线的宽度为32位，最多可访问4GB的物理空间，PentiumPro/PentiumⅡ/PentiumⅢ为36位，可以直接访问64GB的物理空间。
8086和8088引脚图
••AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0，其他时间用于传送8位数据D7～D0•A15～A8（Address）中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A8•A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态•ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息•IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态•WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口•RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据•READY 存储器或I/O口就绪，输入、高电平有效•DEN*（Data Enable）数据允许，输出、三态、低电平有效•DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）•SS0*（System Status 0）最小组态模式下的状态输出信号•INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效•INTA*（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效•NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效•HOLD总线保持（即总线请求），输入、高电平有效•HLDA（HOLD Acknowledge）总线保持响应（即总线响应），输出、高电平有效•RESET复位请求，输入、高电平有效•MN/MX*（Minimum/Maximum）模式选择，输入接高电平时，8088引脚工作在最小模式；反之，8088工作在最大模式•TEST*测试，输入、低电平有效•CPU引脚是系统总线的基本信号•可以分成三类信号：•8位数据线：D0～D7•20位地址线：A0～A19•控制线：•ALE、IO/M*、WR*、RD*、READY•INTR、INTA*、NMI，HOLD、HLDA•RESET、CLK、Vcc、GNDAD15 ~ AD0（Address/Data）地址/数据分时复用引脚，双向、三态A19/S6 ~ A16/S3（Address/Status） (35 ~ 38)地址/状态分时复用引脚，输出、三态ALE（Address Latch Enable） (25)地址锁存允许，输出、高电平有效，是微处理器提供给地址锁存器8282/8283的控制信号(不能悬空) IO* /M（Input and Output/Memory） (28) I/O或存储器访问，输出、三态WR*（Write） (29) 写控制，输出、三态、低电平有效RD*（Read） (32) 读控制，输出、三态、低电平有效DEN*（Data Enable） (26) 数据允许，输出、三态、低电平有效DT/R*（Data Transmit/Receive） (27)数据发送/接收，输出、三态高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）READY (22) 存储器或I/O口就绪，输入、高电平有效如果测到高有效，CPU直接进入下一步如果测到无效，CPU将插入等待周期TwSSO*（System Status O） (34) 最小组态模式下的状态输出信号INTR（Interrupt Request） (18) 可屏蔽中断请求，输入、高电平有效INTA*（Interrupt Acknowledge） (24) 可屏蔽中断响应，输出、低电平有效NMI（Non-Maskable Interrupt） (17) 不可屏蔽中断请求，输入、上升沿有效HOLD (31) 总线保持（即总线请求），输入、高电平有效HLDA（HOLD Acknowledge） (30)总线保持响应（总线响应），输出、高电平有效RESET (21)复位请求，输入、高电平有效MN/MX*（Minimum/Maximum） (33) 组态选择，输入接高电平时，8086引脚工作在最小模式；反之，8086工作在最大模式TEST* (23) 测试，输入、低电平有效CPU引脚是系统总线的基本信号可以分成三类信号⏹16位数据线：D0 ~ D15⏹20位地址线：A0 ~ A19⏹控制线：⏹ALE、IO/M*、WR*、RD*、READY⏹INTR、INTA*、NMI，HOLD、HLDA⏹RESET、CLK、Vcc、GND。
2-2 8086引脚时序
在微机系统中，CPU是在时钟信号CLK控制下，按节拍有序地执 行指令序列。从取指令开始，经过分析指令、对操作数寻址， 然后执行指令、保存操作结果，这个过程称为指令执行周期。 时钟周期（T状态）：CPU处理动作的最小单位。
指令周期：执行一条指令所需要的时间。
总线周期（机器周期）：CPU通过总线与存储器或I/O接口进行 一次数据传输所需的时间。
CPU 空闲
数据
偶地址 奇地址
内存
读/写偶地址字节
高地址
在一个总线周期中，只 有数据总线的低8位传输数 据，高8位处于空闲状态。
空闲 CPU 数据
低地址 偶地址 奇地址
对奇地址单元/奇地址端 口的字节数据进行读/写： 在一个总线周期中，只 有数据总线的高8位传输数 据，低8位处于空闲状态。
内存
读/写奇地址字节
B、操作数存放在奇地址开始两个存储单元或两个 I/O端口中
空闲 CPU 数据 数据 低地址 奇地址 偶地址
在第一个总线周期中: 对应于奇地址单元或奇地址端 口字节（操作字低8位） 通过数据总线高8位进行传输， 而数据总线低8位处于空闲状态；
第一个总线周期
内存
高地址
低地址 数据 CPU 空闲 内存
第二个总线周期
（13）、HOLD：总线请求信号，输入，高电平有效。当系 统中CPU之外的另一个控制器要求使用总线时，通过它向 CPU发一高电平的请求信号。 （14）、HLDA：总线请求响应信号，输出，高电平有效。 当HLDA有效时，表示CPU对其它控制器的总线请求作出响 应，与此同时，所有与三总线相接的CPU的线脚呈现高阻 抗状态，从而让出总线。
总线周期
T1 T2 T3 TW T4
8086的总线时序包括以下一个部分： （1）、总线读操作。 （2）、总线写操作。 （3）、空转周期。 （4）、中断响应操作。 （5）、系统复位。
CPU8086 的引脚及其功能
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
5.A19/S6 –A16/S3 （输出，三态）
在总线周期的其它T状态，这4条线用来 输出状态信号，但S6始终为低电平；S5是标 志寄存器（即PSW）的中断允许标志位IF的 当前状态；S4和S3用来指示当前正在使用的 段寄存器。如表5.1.1所示。
一. 问题的引出
在8086/8088系统中，由于CPU采用分时 复用的地址/数据总线，而在执行对存储器 读写或对I/O设备输入输出的总线周期中， 要求地址信息一直保持有效。
因此总线控制逻辑还必须完成对分时复 用的地址/数据总线中地址信息的锁存，以 实现地址总线和数据总线的分离。
一. 问题的引出
③ 在8086/8088最大方式系统中，CPU不
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
5.A19/S6 –A16/S3 （输出，三态）
A19/S6，A18/S5，A17/S4，和A16/S3为分 时复用地址/状态信号线
在存贮器读写操作总线周期的T1状态输 出高4位地址A19—A16，对I/O端口输入输出操 作时，这4条线不用，全为低电平。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
4.AD15-AD0（输入/输出，三态）
AD15-AD0为分时复用地址/数据总线。 在执行对存贮器读写或对I/O端口输入 输出操作的总线周期的T1状态作为地址总线 输出A15—A016位地址，而在其它T状态作为 双向数据总线输入或输出D15—D0 16位数据。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
表5.1.1 S4、S3的功能
S4
S3
80868088CPU引脚信号和工作模式
第二节8086/8088CPU引脚信号和工作模式本节介绍8086管脚信号的定义。
8086是一个40管脚的器件，为了便于组成不同规模的系统，Intel公司为8086设计了两种工作模式。
在不同的工作模式下，管脚的定义不同。
学习管脚信号的定义，是为下一步总线操作时序和系统组成的学习打下基础。
8086的工作方式1.两种工作方式为了便于组成不同规模的系统，在8086芯片中设计了两种工作模式，即最小模式和最大模式。
2.如何设定工作方式8086CPU的MN/MX＃（Minimum/Maximum Mode Control）管脚，是最大最小模式控制信号（标号33），它决定了8086工作在哪种工作模式。
如果MN/MX＃接+5V，则CPU 工作在最小模式；MN/MX＃接地，CPU工作在最大模式。
MN/MX＃管脚为信号输入管脚，在设计系统时，根据选择的工作模式，将该信号直接连接+5V或地。
8086CPU引脚的特点：多数引脚采用复用、分时，因为40条引脚不够分配，只能使一部分引脚分时复用：一条引脚当两条引脚使用。
8086管脚图见图4.2.1（图4.2.1同时给出了8088的管脚图），图中第24～31号管脚具有两种定义。
括弧中表示的是最大模式下的管脚定义。
首先我们介绍8086在最小模式下的管脚定义。
有一部分引脚的功能和CPU的工作方式有关：在最小方式和最大方式下，这些引脚可能有不同的功能。
一、引脚信号与功能1.数据总线D0～D1516位（8088仅8位），双向传输，可分别使用其低8位或高8位，该总线与地址总线A0～A15共用CPU引脚形成复用总线AD0～AD15，地址、数据分时传送。
2.地址总线A0～A1920位，单向，地址由CPU产生，用于寻址访问存储器单元或IO端口。
A0～A15与D0～D15复用，A16～A19与状态信号S3～S6复用(A16/S3～A19/S6)。
其中AD15～AD0地址／数据复用信号（标号2～16、39），双向，三态。
8086CPU引脚介绍
1. 取指
5. 中断响应
2. 存储器读 6. I/O读
3. 存储器写 7. I/O写
4. 过渡状态 8. 暂停
中断请求和响应引脚
INTR（Interrupt Request） (18)
I/O或存储器访问，输出、三态 该引脚输出低电平时，表示CPU将访问I/O端口，
这时地址总线A15 ~ A0提供16位I/O口地址。 该引脚输出高电平时，表示CPU将访问存储器，
这时地址总线A19 ~ A0提供20位存储器地址。 DMA方式：浮空成高阻状态
读写控制引脚
WR*（Write） (29) 写控制，输出、三态、低电平有效 T2、T3、TW期间有效时，表示CPU正在写出数
数据和地址引脚
AD15 ~ AD0（Address/Data）
地址/数据分时复用引脚，双向、三态 作为复用引脚，在总线周期的T1状态用来输出要
访问的存储器或I/O端口的地址。 T2 ~ T3状态，对读写周期而言，则是传输数据。 在DMA方式，CPU响应中断以及系统总线保持响
应时，都浮空处于高阻状态。
据给存储器或I/O端口。
RD*（Read） (32) 读控制，输出、三态、低电平有效 T2、T3、TW期间有效时，表示CPU正在从存储
器或I/O端口读入数据 DMA方式：浮空
读写控制引脚
IO/M*、WR*和RD*是最基本的控制信号 组合后，控制4种基本的总线周期
总线周期 IO/M* WR* RD*
HLDA (RQ1* /GT1*)
WR* (LOCK*)
M / IO ( S2* )
DT / R* ( S1* )
DEN
( S0 ×)
ALE （QS0） INTA （QS1)
微机原理16位32位CPU(8086)
S6-S3：输出CPU的工作状态。 S6：指示8086/8088当前是否与总线相连， S6=0，表示 8086/8088当前与总线相连。 S5：表明中断允许标志当前的设置。 S5=0，表示CPU中断是关闭的，禁止一切可屏蔽中断源的 中断请求；S5=1，表示CPU中断是开放的，允许一切可屏 蔽中断源的中断申请。
出一个“准备好”信号，之后CPU才会自动脱离TW状态而进入T4状态。
• ⑤在T4状态，总线周期结束。
2.1.2 8086的引脚信号和工作模式
1. 最小模式和最大模式的概念
根据所连的存储器和外设规模的不同，使它们可以在两种模式下工 作： (1)最小模式:
在系统中只有一8086/8088CPU。 (2)最大模式： 有两个或两个以上的CPU，一个为主处理器8086/8088， 另一个为协处理器8087/8089。 数值运算协处理器8087, 输入输出协处理器8089。
奇
进
偶
借
标
位
志
标
志
1-有进Байду номын сангаас借位 0-无进、借位
1-低4位向高4位有进、借位 0-低4位向高4位无进、借位
④标志寄存器
根据功能，标志可以分为两类：状态标志和控制标志 状态标志：表示前面的操作执行后，ALU所处的状态，这种状态像某
种先决条件一样影响后面的操作。 控制标志：表示对某一种特定的功能起控制作用。指令系统中有专门
2.1.1 8086的编程结构
在编程结构图中，从功能上划分，8086分为两大部分：即 总线接口部件BIU（Bus Interface Unit） 执行部件EU（Execution Unit）
引脚介绍
非屏蔽中断（ 非屏蔽中断（ NMI），上升沿有效。 ） 上升沿有效。 不受中断允许标志IF的控制 ， 不受中断允许标志 的控制， 也不能用软件 的控制 进行屏蔽。 进行屏蔽。 可屏蔽中断（INTR和 INTA 中断响应信号） 可屏蔽中断（ 和 中断响应信号） 当INTR=1，并且中断允许标志位 ，并且中断允许标志位IF=1时，则CPU 时 在当前指令周期结束后 转入中断响应周期。 指令周期结束后， 在当前指令周期结束后，转入中断响应周期。 中断响应信号： 对中断请求信号INTR 对中断请求信号 INTA 中断响应信号：CPU对中断请求信号 的响应。目的为了获取中断类型码。 的响应。目的为了获取中断类型码。
控制引脚线
8086/8088的引脚信号及工作模式 2.3 8086/8088的引脚信号及工作模式
1. 地址、数据引脚线 AD0～AD15： 分时复用的地址数据引脚线，双向、三态。 T1期间作地址线A15～A0用，输出存储单元低16位地址。 T2～T3期间作数据线D15～D0用，双向。 写操作为T2～T3； 读操作为T3，T2处于悬空状态； CPU响应中断及系统总线处理“保持响应”状态时， AD0～AD15处于悬空状态。
择两种工作模式？ 择两种工作模式？
思考：何时传输
地址， 地址，何时传输 数据？ 数据？
•
8086/8088的引脚信号及工作模式 2.3 8086/8088的引脚信号及工作模式
2.2.1 8086CPU的引脚及其功能 的引脚及其功能 8086有 40个引脚 ， 其中第 有 个引脚 33 （最小 最大模式）脚很 最小/最大模式 最大模式） 关键，它是一条输入线， 关键，它是一条输入线，可 以加高电平， 以加高电平，也可以加低电 平，由该线所加电平的高或 低电平决定24-31引脚的功 低电平决定 引脚的功 能 （ 24-31引脚括号内为最 引脚括号内为最 大模式功能） 大模式功能）其他引脚不受 第 33 引 脚 的 影 响 ， 我 们 把 这部分引脚称为一般引脚 一般引脚。 这部分引脚称为一般引脚。
第5讲、8086_8088微处理器引脚功能、总线结构和时序
第五讲8086/8088微处理器引脚功能、总线结构和时序第一节、8086/8088引脚信号和功能第二节、8086/8088最小模式和最大模式第三节、8086/8088主要操作第四节、8086存储器的分体结构第一节8086/8088引脚信号和功能一、8086/8088的两种工作模式二、8086/8088引脚信号和功能一、8086/8088的两种工作模式8086/8088CPU有两种模式：最小模式和最大模式。
y最小模式系统中只有8086/8088一个微处理器(单处理器模式)。
所有的总线控制信号都直接由8086/8088产生。
总线控制逻辑电路被减少到最小。
适合于较小规模的系统。
y最大模式包含两个（以上）微处理器，其中一个主处理器是8086/8088，其他的处理器称为协处理器，协助主处理器工作。
适合于中等规模或大型的8086/8088系统中。
系统的控制总线由总线控制器8288来提供：¾8288增强了8088CPU总线的驱动能力；¾将8086的状态信号(S2~S0)进行译码，提供8086对存储器、I/O接口进行控制所需的信号。
最小模式与最大模式的主要区别8086/8088外部引脚图（括号内为最大模式时引脚名）8088地A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMI INTR CLK 地Vcc(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MX RDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK M/IO DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TEST READY RESETVcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086（1）地址/数据复用引脚(AD15~AD0 )是分时复用①在总线周期来输出要访问的存储器地址或口地址A15~A②在总线周期的其他时间内，作为双向数据总线：对8086就是（对8088地AD14AD13Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TESTREADYRESET8861.两种模式下公共引脚(2) 地址/状态复用引脚A19/S6~ A16/S3分时复用引脚，输出，三态。
8086外部基本引脚与工作模式
A0
操
作
0 从偶地址开始读/写一个字
0 从偶地址单元或端口读/写一个字节
1 从奇地址单元或端口读/写一个字节
1 从奇地址开始读/写一个字 0 （在两个总线周期传送16位数字）
所用的数据引脚
AD15~AD0 AD7~AD0 AD15~AD8 AD15~AD8 AD7~AD0
从偶 A0=0 BHE=1
8086的内部结构
AH
AL
BH
BL
CH
CL
DH
DL
SP
BP
DI
SI
通用 寄存器
16位
地址加法器
20位
Σ
16位
CS DS SS ES IP
内部寄存器
输入/输出 控制电路 外部
总线
暂存寄存器
ALU 标志
执行部分 控制电路
指令队列缓冲器
1 2 34 5 6
8位
执行部件EU
总线接口部件BIU
返回本节
表2.2 S3、S4代码组合与当前段寄存器的关系(了解其含义！)
待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU 才重新获得总线控制权 。
⑤ 其它引脚 RESET 复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当它再度返回无效时，CPU 将重新开始工作
8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H CLK（Clock） 时钟输入
MN/MX*接高电平为最小模式 MN/MX*接低电平为最大模式
2.3.2 8086微处理器外部基本引脚
GND
AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1
8086的引脚功能.ppt
WR：写信号，输出，低电平有效，表示CPU当前正在进行存储器或I/O写操 作，具体为哪种写操作由M/IO信号决定， DMA方式时高阻态。
HOLD：总线保持请求信号，输入，高电平有效，其他总线主控者向CPU请 求使用总线的信号。
HLDA：总线保持响应信号，输出，高电平有效，表示对其它主部件的总线请
求做出响应，与此同时让出总线。
ALE = STB = 0 时 , AD7 -- AD0 出现数据时, 不会影已响锁存地 址信息.
26
2．最大模式
系统规模较大: 除8086CPU外，还可以有其它协处理器
如 数字运算协处理器8087
输入/输出协处理器8089
系统的控制总线由总线控制器8288来提供
8288增强了8086CPU总线的驱动能力 将8086的状态信号(S2~S0)进行译码， 提供8086对存储器、I/O接口进行控制所需的信号
输出三态低电平有效读控制引脚复用总线引脚?21639ad0ad15地址数据分时复用引脚双向三态?38373635a16a19s3s6地址状态分时复用引脚输出三态?34bhes7高8位数据总线允许状态复用引脚输出三态低电平有效在不同工作方式下定义不同的引脚?31holdrqgt0hldarqgt1?30hldarqgt1wrlock写控制信号变成总线封锁信号?28mios2dtrs1dens0aleqs1intaqs0指令队列状态输出?18?32三四?30总线保持的硬件握手信号1对变成2对12?29?27?26?25?24小模式大模式存储器与接口选择数据传输方向控制数据传输允许变成了3个状态输出
8086
ALE
AD0 AD1 AD2 AD3 AD4 AD5 AD6
AD7 数据
AD8 AD9
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CPU会在每条指令的最后一个时钟周期会对ＩＮＴＲ信号采样，如果ＣＰＵ的中俄的中断允许标志为１并且有接受到ＩＮＴＲ信号，那么ＣＰＵ就会结束当前指令，响应中断请求，进入中断处理子程序。
6
RD
read
输出
CPU
内存或I/O端口
到底是读内存中的数据还是I/O端口中的数据取决于M/IO信号，在总线周期内，T2、T3、Tw状态均为低电平。在进入总线保持时RD被置为高阻态。
11
MN/MX
Minimum/maxmum mode control
输入
外部直流电源
CPU
当接+5V电源时，CPU处于最小工作模式，当接地时处于最大工作模式
12
GND地和Vcc电源引脚
输入
外部直流电源
CPU
8086/8088均用单一+5V电源
13
INTA
Interrupt acknowledge
输出
CPU
外设（中断源）
用来对外设中断请求作出请求
14
ALE
Address latch ennable
输出
CPU
地址锁存器
在任何一个总线周期的T1状态，ALE输出有效电平，以表示当前地址/数据复用总线上输出的是地址信息，地址锁存器将ＡＬＥ作为，对地址进行所存。
15
DEN
Date enble
输出
ＣＰＵ
总线收发器（8286/8287）
序号
名称
英文名
输出/输出
发出者
作用对象
功能
1
AD0-AD15
Address date bus
双向工作
在T1状态为CPU在T3状态为内存、寄存器和或I/O口地址
T1时刻为内存、寄存器和或I/O口地址T3时刻为CPU
传送地址和数据（复用）,AD0为低八位数据的选通信号在T3状态为低电平
2
A19/S6-A16/S3
输出
CPU
存储器和IO设备
若为高电平表示CPU与存储器之间进行数据传递，低电平时则表示CPU与I/O设备之间进行数据传递。
18
WRWrite输出Fra bibliotekCPU
存储器和IO设备
WR有效时，表示CPU正在对内存或I/O进行写操作。具体是内存还是I/O由M/IO决定。
19
HOLD
Hold
输入
外部模块
CPU
外部模块向CPU发出总线请求信号
输出
CPU
内存或I/O接口
在T1状态BHE状态为低电平表示高8位D15-D18上的数据有效
4
NMI
Non-maskerbale interruput
输入
软件或标志寄存器（IF）
CPU
这类中断不受中断标志IF的影响也不能用软件屏蔽，
5
INTR
Interrupt request
输入
软件或标志寄存器（IF）
Address/status
输出
CPU
内存、I/O口地址、寄存器
在T1状态输出地址信息、在T2/T3/T3状态时用来输出状态信息。S3和S4配合使用用来表示正在使用那段寄存器（ES、SS、CS、DS）。S6=0表示CPU与总线相连。S5=1表示当前允许可屏蔽中断请求。
3
BHE/S7
bus high ennable /status
20
HODA
Hold acknowledge
输出
CPU
外部模块
当HLODA有效时表示CPU对其他主部件的总线请求作出响应。
9
READY
Ready
输入
所访问的存储器或I/O设备发出来的响应信号
CPU
当ready信号有效时，表示内存或I/O设备准备就绪，马上就可以进行数据传输。
10
TEST
Test
输入
所访问的存储器或I/O设备发出来的响应信号
CPU
与WAIT信号配合使用。当CPU执行WAIT指令时，CPU处于空转状态进行等待；当TEST信号有效时，等待结束，继续执行被暂停的指令。
DEN为总线收发器提供一个控制信号，表示CPU当前准备发送或接受一个数据。总线收发器将DEN作为输出允许信号。
16
DT/R
Date tansmit/receive
输出
CPU
总线收发器（8286/828）
当DT/R为高电平时进行数据传送；当为低电平时进行数据传输。
17
M/IO
Memory/input and output
7
CLK
clock
输入
晶体振荡器
CPU和总线控制逻辑电路
为CPU和逻辑控制电路提供定时手段。其中8086占空比为33%，时钟频率为5MHz
8
RESET
Reset
输入
外部指令
CPU
复位信号至少维持4个时钟周期才有效，当复位信号来到后，CPU便结束当前操作，并对处理器标志寄存器、IP、DS、SS、ES及指令队列清零，而将CS置为FFFFH当复位信号撤销时，CPU从FFF0开始执行程序。