012032异构多核处理器的编程模型和编译技术

异构多核处理器的编程模型和编译技术杨灿群 李春江国防科学技术大学关键词：异构多核 编程编译引言目前，芯片集成度的发展继续延续摩尔定律，即每18个月左右晶体管的密度翻一番。

照这样的速度，预计到2010年前后，单个芯片能够集成数十亿个晶体管。

而且目前来看，这一趋势将持续相当长的时间。

因此，如何充分利用芯片上大量的晶体管资源设计高性能的微处理器，是当前产业界和学术界普遍关注的问题。

在单芯片上集成多个处理器核构建多核处理器，以便开发更高级别的芯片内部并行性是处理器重要的发展趋势之一。

按照集成方式的不同，多核处理器可以分为同构多核处理器和异构多核处理器。

同构多核处理器在一个芯片内集成了多个同构的处理器核，每个处理器核所面向的工作负载完全相同，因此其设计实现相对简单。

目前，这一类处理器已经全面推向市场，近期主要以双核为主。

异构多核处理器则在一个芯片内集成了多个异构的处理器核，不同结构的处理器核负责处理工作负载中不同类型的操作。

这样，在特定应用领域，异构多核处理器比同构多核处理器能发挥出更高的性能。

因此，异构多核处理器是当前产业界和学术界的研究热点。

异构多核处理器对体系结构和软件两个领域都提出了许多新的研究课题。

在软件方面的关键问题是支持什么样的编程模型、采用哪些编译优化技术才能充分发挥出处理器的高性能。

可以把异构多核处理器抽象为一个异构并行处理系统，其中存在着多个层次的并行性。

面向异构多核处理器的编程模型和编译技术的核心问题是，如何充分开发这个系统中各个层次的并行性。

在并行计算几十年的发展过程中，虽然面向并行系统的编程和编译技术已经取得了相当多的成果，但仍是并行计算发展的瓶颈之一。

异构多核处理器的异构并行结构，为并行编程和编译优化技术提供了新的研究课题，同时也提出了更大的挑战。

异构多核处理器异构多核处理器的结构特点异构多核处理器通常面向特定的应用领域设计，目标是针对特定领域的应用获得高性能。

而针对特定应用领域或者面向解决特定问题来设计计算机系统的微处理器，正是微处理器设计的发展方向。

未来微处理器在计算机系统设计中所跨越的层次将发生如图1所示的变化[1]，即微处理器设计过程中不再仅仅关注ISA1、微体系结构和电路实现层次的问题，也要关注对程序的运行行为以及特定算法的支持问题。

异构多核处理器正是针对特定领域问题的特殊性进行了处理器核心的异构设计，即将典型工作负载中不同类型的操作进行区分，分别用不同的处理器核来处理，以期获得整体上的高性能。

例如，对于媒体、信号、图像处理领域，工作负载中存在大量的数据密集操作，程序中的控制流相对简单，这类应用就适合采用异构多核处理器。

目前，面向这类应用设计的异构多核处理器通常采用主从式结构，即在处理器芯片中集成一个通用处理器核作为主处理器，集成大量简化的处理器核作为从处理器。

主处理器运行操作系统，负责系统资源管理和执行程序加载，同时也处理工作负载中的控制流，多个从处理器在主处理器的控制下执行数据密集的计算。

因此，异构多核处理器的结构特征是：片内的多个处理器核按适用性分成多类（通常是2类）：一类执行控制密集的操作；另一类执行计算密集的操作。

当然，每个处理器核并不是仅能执行计算或控制操作，而只是对其中一类操作更适合而已。

例如，面向控制密集操作的处理器核肯定也需要一定的数值计算能力，而处理数据密集操作的处理器核也需要能够完成简单的控制操作。

异构多核处理器的结构模型如图2所示。

按操作侧重点划分核心功能仅仅是异构多核处理器设计的第一步。

异构多核处理器的设计还要解决如下几个关键问题。

1．异构核心之间的通信设计通信设计要求在运行时，多个异构的处理器核心能够高效地传递控制流和数据流，这是充分发挥异构多核处理器整体性能的关键之一。

2．异构多核处理器的存储系统设计异构多核处理器仍然面临当前通用处理器所面临的访存瓶颈问题。

如何为多个异构的处理器提供高访存带宽、隐藏访存延迟，是存储系统设计的核心问题。

3．性能优化支持设计工作负载的分割分派、开发各类工作负载在相应处理器核上的性能是充分发挥异构多核处理器性能的关键，这主要依赖于软件，特别是编译器。

在异构多核处理器结构设计中，如果能够为编译优化提供一些结构上的支持，可以降低编译器实现的复杂度和难度，有利于充分发挥处理器的性能。

异构多核处理器是面向特定的应用领域，在满足物理实现约束（功耗、面积、散热和频率等）条件下，以性能为导向进行设计的。

目1Instruction Set Architecture，指令集体系结构。

图1 微处理器设计发展趋势图2 异构多核处理器的结构模型前，出现了多种异构多核处理器，这方面的软硬件研究处于微处理器体系结构研究的前沿。

典型的异构多核处理器1．IBM CellCell [2] 高性能处理器由IBM、索尼和东芝三家国际顶尖厂商从2001年起联合研发，2005年初首次公布。

Cell最初的研发目标是用于索尼的游戏机PS3，但IBM也宣称Cell是片上超级计算机。

第一款Cell芯片性能突出，在4GHz频率下工作时，单精度浮点运算速度可以达到288GFLOPS 2，双精度浮点运算速度也能达到26GFLOPS。

C e l l处理器是典型的异构多核处理器，如图3所示，它由1个64位P o w e r P C处理器核（P P E 3）和8个S I MD 4 型向量协处理器核（SPE5）构成。

片内通信采用总线结构，用高带宽的环状高速总线（EIB 6）将各个处理器核、存储器接口控制器（MIC 7）、I/O 8 接口控制器（EIB 9）连接起来。

Cell的异构处理器核之间有明确的分工：PPE负责执行操作系统并控制SPE，SPE完成主要的计算任务。

SPE内配置了128个128位的寄存器，用256KB的SRAM 10 作为局部存储器。

SPE通过消除取/存操作的地址转换、硬件管理的缓存（Cache）、乱序指令发射和分支预测来获得高性能。

当然，这就要求在编程和编译过程中尽可能地挖掘向量操作，并且减少分支，以便充分发挥其性能。

SPE的流水线调度规则比较简单，这样有利于静态分析其执行代码的性能，也有利于编译器进行高质量的静态指令调度。

虽然C e l l处理器研发的初衷是用于游戏机，但是C e l l处理器的卓越性能也使人们坚信，它在高端计算领域也有出色的表现。

IBM 就宣称，Cell是一款片内超级计算机，并研制了采用Cell处理器的刀片服务器。

最近有消息称，IBM将利用Cell处理器和AMD公司的皓龙（Opteron）处理器为美国能源部研制世界最快的超级计算机走鹃（Roadrunner），其目标是峰值性能达到千万亿次[3] 量级。

2．Merrimac流处理器流应用（包括多媒体、信号处理和图像处理）已经成为计算机系统的主要负载。

由于这类应用具有数据密集的特点，因此，能够将芯片上大量的计算单元同时利用起来，从而获得高性能。

Merrimac [4,5] 是斯坦福（Stanford）大学的流2 Giga FLoating-point Operation Per Second，每秒10亿次浮点操作。

3Power Processing Element，Power处理单元。

4Single Instruction Multiple Data，单指令多数据。

5Synergistic Processing Element，附属处理单元。

6Element Interconnect Bus，单元互联总线。

7Memory Interface Controller。

8Input/Output，输入/输出。

9Element Interconnect Bus，单元互联总线。

10Static Random Access Memory，静态随机访问存储器。

图3 Cell处理器结构超级计算机项目，是Imagine[6] 流处理器项目的继承和发展。

Merrimac的目标是构建面向流处理的高性能计算机系统。

Merrimac吸收了Imagine流处理器设计的成功经验，并在此基础上重新设计了一款流处理器。

Merrimac的流处理器也是典型的异构多核结构，如图4所示。

它集成了2个通用处理器核Mips64 20kc（一个用作自校验，2个核在功能上可以看作1个）用于处理标量操作，还集成了16个称为计算簇（Cluster）的处理器。

每个计算簇包含4个64位的浮点乘加单元，768个64位寄存器以及8k字的流寄存器文件（SRF11）。

芯片中的微控制器以超长指令字指令控制16个计算簇以S I M D方式同时工作。

设计预期该流处理器的双精度浮点计算速度可以达到128GFLOPS。

Merrimac项目的目标是，用这款流处理器来研制运算速度可以达到每秒千万亿次量级的流超级计算机。

目前，Merrimac项目仍在进行中，其处理器和计算机系统尚未发布。

异构多核处理器的编程模型当然，如果编译器的功能足够强大，采用任何编程模型编写的程序就都能够编译成可以在任何并行系统上高效运行的可执行程序。

但是，编译器远未达到这样的水平。

因此，将目标系统的一些特性体现在编程模型里面，暴露给程序开发人员，在程序编写的过程中就充分考虑到目标系统的特性，是目前开发并行软件通常的做法。

异构多核处理器的运行模式取决于多个处理器核的协同方式，这些运行模式也体现到给用户提供的编程模型中。

下面分别以IBM的Cell 处理器和Merrimac的流处理器为例，分析异构多核处理器的编程模型。

Cell的编程模型Cell处理器的运行模式非常灵活，PPE和SPE之间可以通信和协同，SPE之间也可以通信和协同。

这一特点在对于编程模型的支持上得到充分体现。

Cell处理器支持的编程模型相当丰富，包括远程过程调用（RPC12）模型、设备扩展模型、计算加速模型、流模型、共享存储多处理器模型、非对称线程模型、用户模式线程模型和SPE插件模型。

埃臣伯格（Eichenberger）[7] 等实现了一个OpenMP编译器，用于支持Cell的共享存储编程模型。

使用软件控制的数据缓存（Cache）来图4 Merrimac的流处理器结构11 Stream Register File12 Remote Procedure Call支持Cell的共享存储抽象，当缓存失效时，产生DMA 13 请求传递数据，由于各SPE的局部存储器的容量有限，只有256KB，因此，编译器除使用软件控制的数据缓存外，还使用了代码划分技术来保证OpenMP线程在SPE上的执行。

在流编程模型下，数据以流的模式流经多个SPE，在一个SPE上处理完的数据通过高速EIB总线传递给下一个SPE进行处理。

这种模式适合流应用，如信号、图像处理等。

从应用的角度看，每个SPE和PPE可以看作是独立的处理器，有各自独立的存储空间，Cell中的高速DMA传输能有效地在2个SPE的局部存储器之间或者局部存储器与系统存储之间传递消息，因此可以把Cell看作是一个紧耦合的、但节点存储器容量有限的集群（Cluster）系统，消息传递编程模型可以较自然地映射到Cell上去。