习题答案ppt课件

end process;
第3章 VHDL入门
第2页
CPLD技术及应用 使用 CASE 语句：
2020年5月26日星期二
architecture hdlarch of mux41 is signal stmp : std_logic_vector(1 downto 0);
Begin
stmp <= s1 & s0; process(s0,s1,a,b,c,d) begin
第3章 VHDL入门
第7页
CPLD技术及应用
2020年5月26日星期二
LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY suber IS --1位全减器 port( x,y : IN STD_LOGIC;
sub_in : IN STD_LOGIC; diffr : OUT STD_LOGIC; sub_out : OUT STD_LOGIC); END suber;
entity h_suber is port (x,y : in std_logic; diff,s_out : out std_logic); end entity ;
architecture hdlarch of h_suber is begin process(x,y) begin diff <= x xor y; s_out <= (not x) and y; end process; end hdlarch;
(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语 句来完成此项设计(减法运算是 x – y - sun_in = diffr)。
t0 t2
t1
图3-32 1位全减器
第3章 VHDL入门
第6页
CPLD技术及应用
1 位半减器：
2020年5月26日星期二
library ieee; use ieee.std_logic_1164.all;
CPLD技术及应HDL (第二版)
习题解答
第3章 VHDL入门
第1页
CPLD技术及应用 用IF_THEN语句：
2020年5月26日星期二
process(s0,s1,a,b,c,d) begin if s0 = '0' and s1 = '0' then y <= a; elsif s0 = '1' and s1 = '0' then y <= b; elsif s0 = '0' and s1 = '1' then y <= c; else y <= d; end if;
poruotcye:sso(ust0,sat2d,_al3o)gibce)g;in END VOTiEf; s0 = '0' then
tmp <= a2; else
tmp <= a3; end if; end process; process(s1,a1,tmp) begin if s1 = '0' then
第4页
CPLD技术及应用
Library ieee; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;
architecture hdlarch of MUXK is ENTITY sViOgTnEalIStmp : std_logic; PORT(bae1g,ian2,a3,s0,s1:IN STD_LOGIC;
CPLD技术及应用
LIBRARY ieee; USE ieee.std_logic_1164.all;
2020年5月26日星期二
ENTITY sub8 IS
port(a ，b : IN std_logic_vector(7 downto 0);
sin : IN STD_LOGIC;
sout : OUT STD_LOGIC;
ARCHITECTURE scharch OF suber IS
component h_suber
PORT(x,y : IN STD_LOGIC;
diff, s_out : OUT STD_LOGIC);
end component;
signal t0,t1,t2 : STD_LOGIC;
BEGIN
u1 : h_suber
case stmp is when "00" => y <= a; when "01" => y <= b; when "10" => y <= c; when others => y <= d;
end case; end process;
第3章 VHDL入门
第3页
CPLD技术及应用
2020年5月26日星期二
PORT MAP(x => x,y => y,diff => t0,s_out => t1);
u2 : h_suber
PORT MAP(x => t0,y => sub_in,diff => diffr,s_out => t2);
sub_out <= t1 OR t2;
END;
第3章 VHDL入门
第8页
outy <= a1; else
outy <= tmp; end if; end process; end hdlarch;
第3章 VHDL入门
第5页
2020年5月26日星期二
CPLD技术及应用
2020年5月26日星期二
3-4. 给出1位全减器的VHDL描述。要求：
(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-20中 h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。
3-3. 图3-18所示的是双2选1多路选择器构成的电路MUXK，对于其中 MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用 两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器 MUX21A。
第3章 VHDL入门
图3-18 双2选1多路选择器 参考答案
c : OUT std_logic_vector(7 downto 0));
END sub8;
signal stmp : std_logic_vector(8 downto 0);
ARCHITECTURE hdlarch OF sub8 IS BEGIN