数字电路实验计数器的设计
显示计数器的设计实验报告
数字电路与逻辑设计实验报告
（一）实验名称：显示计数器的设计。
（二）实验目的：熟悉同步、异步计数器的工作原理及应用。
掌握任意进制计数器的设计方法。
（三）实验内容：掌握双二-五-十进制计数器74LS390的功能。
利用74LS390设计一个模18的计数器,使用555定时器产生计数脉冲信号，计数结果用数码管显示。
利用示波器观察CP、1QA、1QB、1QC、1QD、2QA的波形，并在报告中绘制。
（四）模拟电路上的运行结果：
（五）心得体会：
此次计数器的有关实验，不仅帮我巩固了计数器相关方面的知识，而且让我懂得和体会到了计数器功能测试的方法，并且也掌握了一些计数器的设计方法。
与此同时，还让我熟悉了同步、异步计数器的工作原理和应用。
虽然刚开始的时候还是遇到了一些难于解决的问题，但最后经过老师的讲解和自己大胆的尝试操作后，最终问题都迎刃而解了。
（六）思考题解答：。
数电实验之计数器
计数器一实验目的1、掌握中规模集成计数器的逻辑功能及使用方法。
2、学习运用集成电路芯片计数器构成N位十进制计数器的方法。
二实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。
根据计数的增减趋势分，又分为加法、减法和可逆计数器。
另外，还有可预置数和可编程功能的计数器等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。
如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。
例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。
74192功能见表表19.1*表中符号和引脚符号的对应关系：CR = CLR—清零端；LD= LOAD—置数端（装载端）CP U = UP—加计数脉冲输入端CP D = DOWN—减计数脉冲输入端CO——非同步进位输出端（低电平有效）BO——非同步借位输出端（低电平有效）D3 D2 D1 D0 = D C B A—计数器数据输入端Q D Q C Q B Q A—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。
如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。
基于数字电路两位计数器的设计与实现的实验原理(一)
基于数字电路两位计数器的设计与实现的实验原理(一)基于数字电路两位计数器的设计与实现的实验1. 引言计数器是数字电路中常见的组件，用于记录和显示特定计数方式的信息。
本实验旨在通过设计和实现一个基于数字电路的两位计数器，来加深对数字电路原理的理解和应用能力。
2. 数字电路基础知识回顾在进行计数器设计之前，我们首先回顾一些数字电路的基础知识。
数字电路由逻辑门组成，其中最常见的逻辑门有与门、或门和非门。
通过逻辑门的组合，可以实现各种不同的逻辑功能，比如与门用于实现逻辑与运算，或门用于实现逻辑或运算。
3. 两位计数器的设计原理两位计数器是一种能够计数到99的计数器。
它由两个单独的一位计数器组成，每个一位计数器都能够计数到9。
当一个一位计数器计满9时，它的进位信号会触发下一个一位计数器，使其自动加1。
4. 实验设计与实现步骤下面是基于数字电路的两位计数器的设计与实现步骤：4.1 设计逻辑电路图首先，根据两位计数器的设计原理，我们可以画出相应的逻辑电路图。
逻辑电路图应包含两个一位计数器，以及进位触发器。
4.2 确定引脚连接方式在设计逻辑电路图时，还需要确定各个元件的引脚连接方式。
这些连接方式可能影响计数器的计数方式和功能。
4.3 确定输入和输出在设计计数器时，还需要确定输入和输出的信号。
输入信号通常包括时钟信号和复位信号，而输出信号则是计数器的计数结果。
4.4 制作原型电路板根据逻辑电路图和引脚连接方式，我们可以制作原型电路板。
原型电路板用于测试计数器的功能和性能。
4.5 进行实验验证使用原型电路板进行实验验证，观察计数器的计数过程和结果，确保计数器按照设计预期工作。
5. 实验结果与分析在完成实验验证后，我们可以对实验结果进行分析。
比如，观察计数器的计数方式、计数速度和计数范围等指标，以评估计数器的性能。
6. 结论与展望本实验通过设计和实现基于数字电路的两位计数器，加深了对数字电路原理的理解和应用能力。
通过对实验结果的分析，我们可以得出结论并展望未来可能的改进方向。
计数器逻辑功能和设计
2.5 计数器逻辑功能和设计1．实验目的（1）熟悉四位二进制计数器的逻辑功能和使用方法。
（2）熟悉二-五-十进制计数器的逻辑功能和使用方法。
（3）熟悉中规模集成计数器设计任意进制计数器的方法。
（4）初步理解数字电路系统设计方法，以数字钟设计为例。
2．实验仪器设备（1）数字电路实验箱。
（2）数字万用表。
（3）数字集成电路：74161 4位二进制计数器74390 2二-五-十进制计数器7400 4与非门7408 4与门7432 4或门3．预习（1）复习实验所用芯片的逻辑功能及逻辑函数表达式。
（2）复习实验所用芯片的结构图、管脚图和功能表。
（3）复习实验所用的相关原理。
（4）按要求设计实验中的各电路。
4．实验原理（1）计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制、十进制和任意进制计数器；根据计数的增减趋势分为加法、减法和可逆计数器；还有可预置数和可编程功能计数器等。
（2）利用集成计数器芯片构成任意（N）进制计数器方法。
①反馈归零法。
反馈归零法是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
把模数大的计数器改成模数小的计数器，关键是清零信号的选择。
异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。
还要注意清零端的有效电平，以确定用与门还是与非门来引导。
②反馈置数法。
反馈置数法是利用具有置数功能的计数器，截取从Nb到Na 之间的N个有效状态构成N进制计数器。
其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。
数字电路实验报告-用D触发器设计三位二进制加法计数器
电学实验报告模板实验原理1．触发器的触发方式（1）电平触发方式电平触发方式的特点是：CP = 1时，输出与输入之间通道“透明”，输入信号的任何变化都能引起输出状态的变化。
当CP = 0时，输入信号被封锁，输出不受输入影响，保持不变。
（2）边沿触发方式边沿触发方式的特点是：仅在时钟CP信号的上升沿或下降沿才对输入信号响应。
触发器的次态仅取决于时钟CP信号的上升沿或下降沿到达时输入端的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出端状态没有影响。
2. 边沿触发器（1）边沿D触发器图1 上升沿触发D触发器图1所示为上升沿触发D触发器的逻辑符号。
上升沿触发D触发器的特性表如表1所示。
表1 上升沿D触发器特性表D触发器的特性方程为：Q^(n+1) = D1.同步触发器的异步置位复位端电平触发器和边沿触发器都在CP时钟信号的控制下工作，这种工作方式称之为“同步”。
也把这类触发器称为同步触发器，以区别于基本RS触发器。
在小规模集成电路芯片中，触发器既能同步工作，又兼有基本RS触发器的功能。
例如。
图2所示的触发器。
这是上升沿触发D触发器，其中，SD(-)和RD(-)是异步置位复位端。
只图2 带有异步置位复位端的D触发器要在SD(-)或RD(-)加入低电平，立即将触发器置“1”或置“0”，而不受时钟信号CP和输入信号D的控制。
只有当SD(-)或RD(-)均处于高电平时，触发器才正常执行上升沿触发D触发器的同步工作功能。
实验仪器实验内容及步骤1.测试双D触发器74LS74的逻辑功能（1）74LS74引脚图图3 74LS74引脚图图3所示为集成电路芯片74LS74的引脚图。
芯片包含两个带有异步置位复位端的上升沿D触发器。
（1）测试74LS74的逻辑功能图4 测试74LS74的逻辑功能实验电路按照图4连接电路。
D触发器的Q和Q(-)（芯片5和6号引脚）各接一个发光二极管用以观察触发器的输出逻辑电平。
按照上面测试74LS112的逻辑功能同样的方法和步骤，测试74LS74的逻辑功能，将实验数据记录在表2。
最新利用D触发器构成计数器
最新利⽤D触发器构成计数器数字电路实验设计：D触发器组成的4位异步⼆进制加法计数器⼀、选⽤芯⽚74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性⽅程为⼆、设计⽅案：⽤触发器组成计数器。
触发器具有0 和1两种状态，因此⽤⼀个触发器就可以表⽰⼀位⼆进制数。
如果把n个触发器串起来，就可以表⽰n位⼆进制数。
对于⼗进制计数器，它的10 个数码要求有10 个状态，要⽤4位⼆进制数来构成。
下图是由D触发器组成的4位异步⼆进制加法计数器。
三、实验台：四、布线：1、将芯⽚（1）的引脚4、10连到⼀起，2、将芯⽚（2）的引脚4、10连到⼀起，3、将芯⽚（1）的引脚10和芯⽚（2）的引脚10连到⼀起，4、将芯⽚（1）的引脚10连到+5V；5、将芯⽚（1）的引脚1、13连到⼀起，6、将芯⽚（2）的引脚1、13连到⼀起，7、将芯⽚（1）的引脚13和芯⽚（2）的引脚13连到⼀起，8、将芯⽚（1）的引脚13连到+5V；9、将芯⽚（1）的引脚3接到时钟信号CP10、将芯⽚（1）的引脚2、6接到⼀起，再将引脚2接到引脚1111、将芯⽚（1）的引脚8、12接到⼀起，再将芯⽚（1）的引脚8接到芯⽚（2）的引脚312、将芯⽚（2）的引脚2、6接到⼀起，再将引脚6接到引脚1113、将芯⽚（1）的引脚5、9分别接到Q0、Q1，再将芯⽚（2）的引脚5、9分别接到Q2、Q314、分别将两芯⽚的14脚接电源+5V，分别将两芯⽚的7脚接地0V。
五、验证：接通电源on，默认输出原始状态0000每输⼊⼀个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111第⼀章总论第⼀节会计概述⼀、会计的概念及特征（⼀）会计的概念（⼆）会计的基本特征1．会计以货币作为主要计量单位2．会计拥有⼀系列专门⽅法3．会计具有核算和监督的基本职能4．会计的本质就是管理活动⼆、会计的基本职能（⼀）会计的核算职能（⼆）会计的监督职能（三）会计核算与监督职能的关系三、会计对象和会计核算的具体内容（⼀）会计对象（⼆）会计核算的具体内容1．款项和有价证券的收付2．财物的收发、增减和使⽤3．债权、债务的发⽣和结算4．资本的增减5．收⼊、⽀出、费⽤、成本的计算6．财务成果的计算和处理7．需要办理会计⼿续、进⾏会计核算的其他事项第⼆节会计基本假设⼀、会计主体⼆、持续经营三、会计分期四、货币计量第三节会计基础⼀、会计基础的概念和种类⼆、权责发⽣制三、收付实现制第⼆章会计要素与会计科⽬第⼀节会计要素⼀、会计要素的确认（⼀）资产1．资产的定义2．资产的分类（⼆）负债1．负债的定义2．负债的分类（三）所有者权益。
国开作业《数字电子电路》实验3集成计数器设计参考77
实验三集成计数器实验报告
一、实验目的和要求
1、学会用触发器构成计数器。
2、熟悉集成计数器。
3、掌握集成计数器的基本功能。
二、实验原理
计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预置数等等。
1、用D触发器构成异步二进制加法/减法计数器
图5-1 3位二进制异步加法器
如上图5-1所示，是由3个上升沿触发的D触发器组成的3位二进制
异步加法器。
图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。
将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：
图5-2 3位二进制异步减法器
2、异步集成计数器74LS90
74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：
图5-3 74LS90的引脚排列图。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
数电实验报告计数器
数电实验报告计数器《数电实验报告：计数器》实验目的：本实验旨在通过搭建和测试计数器电路，加深对数电原理的理解，掌握计数器的工作原理和应用。
实验器材：1. 74LS76触发器芯片2. 74LS00与非门芯片3. 74LS08与门芯片4. 电源5. 示波器6. 万用表7. 逻辑开关8. 连接线实验原理：计数器是一种能够对输入的脉冲信号进行计数并输出相应计数结果的电路。
在本实验中，我们将使用74LS76触发器芯片搭建一个4位二进制同步计数器。
该计数器能够对输入的脉冲信号进行计数，并通过LED灯显示计数结果。
实验步骤：1. 根据74LS76触发器芯片的引脚图和真值表，搭建4位二进制同步计数器电路。
2. 将74LS00与非门芯片连接到计数器电路中，用于产生时钟信号。
3. 将74LS08与门芯片连接到计数器电路中，用于控制LED灯的显示。
4. 接通电源，使用逻辑开关产生输入脉冲信号。
5. 使用示波器和万用表对计数器电路的各个部分进行测试和调试。
实验结果：经过调试和测试，我们成功搭建了一个4位二进制同步计数器电路。
当输入脉冲信号时，LED灯能够正确显示计数结果，符合预期。
实验分析：通过本次实验，我们深入理解了计数器的工作原理和应用。
计数器是数字电路中常用的基本模块，广泛应用于各种计数和计时场合。
掌握计数器的原理和搭建方法，对于进一步学习和应用数字电路具有重要意义。
结论：本次实验通过搭建和测试计数器电路，加深了我们对数电原理的理解，掌握了计数器的工作原理和应用。
同时，我们也学会了使用示波器和万用表对数字电路进行测试和调试，为今后的实验和工作打下了坚实的基础。
计数器的设计实验报告
计数器的设计实验报告一、实验目的本次实验的目的是设计并实现一个简单的计数器，通过对计数器的设计和调试，深入理解数字电路的基本原理和逻辑设计方法，掌握计数器的工作原理、功能和应用，提高自己的电路设计和调试能力。
二、实验原理计数器是一种能够对输入脉冲进行计数，并在达到设定计数值时产生输出信号的数字电路。
计数器按照计数方式可以分为加法计数器、减法计数器和可逆计数器；按照计数进制可以分为二进制计数器、十进制计数器和任意进制计数器。
本次实验设计的是一个简单的十进制加法计数器，采用同步时序逻辑电路设计方法。
计数器由触发器、门电路等组成，通过对触发器的时钟信号和输入信号的控制，实现计数功能。
三、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS160（十进制同步加法计数器）、74LS00（二输入与非门）、74LS04（六反相器）3、示波器4、直流电源5、导线若干四、实验内容与步骤1、设计电路根据实验要求，选择合适的计数器芯片 74LS160，并确定其引脚功能。
设计计数器的清零、置数和计数控制电路，使用与非门和反相器实现。
画出完整的电路原理图。
2、连接电路在数字电路实验箱上，按照电路原理图连接芯片和导线。
仔细检查电路连接是否正确，确保无短路和断路现象。
3、调试电路接通直流电源，观察计数器的初始状态。
输入计数脉冲，用示波器观察计数器的输出波形，检查计数是否正确。
若计数不正确，逐步排查故障，如检查芯片引脚连接、电源电压等，直至计数器正常工作。
4、功能测试测试计数器的清零功能，观察计数器是否能在清零信号作用下回到初始状态。
测试计数器的置数功能，设置不同的预置数，观察计数器是否能按照预置数开始计数。
五、实验结果与分析1、实验结果成功实现了十进制加法计数器的设计，计数器能够在输入脉冲的作用下进行正确计数。
清零和置数功能正常，能够满足实验要求。
2、结果分析通过对计数器输出波形的观察和分析，验证了计数器的工作原理和逻辑功能。
数字电路实验3计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FFO（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的C P端接FF0的Q0端，因而当FFO（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
数字电路实验3计数器教材
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图 1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。
基于数字电路两位计数器的设计与实现的实验原理
基于数字电路两位计数器的设计与实现的实验原理
基于数字电路的两位计数器的设计与实现实验原理是利用数字电路中的触发器、门电路和计数器等组件，通过逻辑设计和电路布线的方式，实现对二进制数的计数功能。
实验原理包括以下几个主要步骤：
1. 设计计数器逻辑：根据需要设计一个二进制的两位计数器。
计数器的设计需要确定计数的范围和计数方式，如可以选择一个周期为4（二进制00、01、10、11）的自然计数器或者倒计数器。
2. 选择触发器类型：根据计数器的设计要求，选择合适的触发器类型。
常见的触发器有D触发器、JK触发器和T触发器等。
根据具体要求，可以选择不同类型的触发器来实现计数器的功能。
3. 连接触发器和门电路：根据计数器逻辑设计和触发器类型，连接相应的触发器和门电路。
例如，D触发器可以通过外部引脚连接一个与门电路来实现计数器的逻辑。
4. 连接时钟信号：为计数器提供一个稳定的时钟信号，使得计数器能够按照指定的频率进行计数。
时钟信号可以通过一个独立的时钟源或者其他数字电路模块提供。
5. 进行电路布线：根据计数器的逻辑设计和连接方式，进行电路布线。
布线过程要保证连接准确，电路的信号传输可靠。
6. 进行实验验证：完成电路的布线后，将电路接通电源，观察计数器输出是否符合预期。
通过改变时钟信号的频率或者其他输入条件，验证计数器的功能和性能。
通过以上实验原理，可以实现对二进制数的计数功能，可以用于电子计算机的时序控制、频率分频器等应用中。
利用D触发器构成计数器-d触发器 计数器
数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。
触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。
如果把n个触发器串起来，就可以表示n位二进制数。
对于十进制计数器，它的10 个数码要求有10 个状态，要用4位二进制数来构成。
下图是由D触发器组成的4位异步二进制加法计数器。
三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。
五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。
计数器的设计与应用实验报告
计数器的设计与应用实验报告
实验目的：
1.了解集成电路74LS163的性能及其应用；
2.掌握计数器的设计与应用。
实验原理：
计数器是用于计数的一个基本电路，计数器可以用来实现正向计数、反向计数、随意
计数等功能，常用于时序电路、频率测量电路、模拟电路、数字逻辑电路中。
74LS163是
一种4位二进制计数器，可以实现正向或者反向计数，通过设置各个输入端的状态并控制
时钟信号的变化实现不同的计数功能。
实验设备：
数字训练板、万用表、直流电源、示波器、74LS163芯片、14Pin插座
实验步骤：
1.将计数器芯片74LS163插入14Pin插座中，用万用表测量各个脚位之间的连接情
况；
2.将4位7段数码管与芯片74LS163相连，并根据芯片引脚的不同接法，设置好各个
脚位的状态，实现不同的计数功能；
3.连接示波器、直流电源等设备，将信号线分别连接到芯片74LS163的各个引脚上；
4.在设计的条件下，给芯片74LS163提供时钟信号，观察计数器的计数功能是否正常，必要时进行调整。
实验结果：
实验中，通过设计与调试，成功地实现了计数器的功能，包括正向计数、反向计数、
随意计数等多种功能，并通过连接示波器观测到了计数器在不同状态下输出的波形信号，
验证了计数器的正确性。
实验总结：
本实验通过对计数器的设计与应用，让我更深入地了解了计数器的性能与应用，掌握
了基本的设计方法。
同时，还发现在调试计数器时，时钟信号的稳定性对计数器的正确性
很重要，因此需要选用合适的时钟信号源并保证其稳定性。
通过实验，我认为有必要研究计数器的更高级应用，提高自己的水平与能力。
计数器数电实验报告
计数器数电实验报告《计数器数电实验报告》实验目的：本次实验旨在通过搭建计数器电路，加深学生对数电原理的理解，提高学生的动手能力和实验操作技能。
实验原理：计数器是一种能够按照特定规律对输入信号进行计数的电路。
在本次实验中，我们将使用集成电路74LS90和74LS47来搭建一个模4计数器。
74LS90是一个可递增或递减的4位二进制计数器，而74LS47是一个BCD-7段译码器，用于将二进制计数转换为7段数码管的显示。
实验材料：1. 74LS90集成电路2. 74LS47集成电路3. 7段数码管4. 电源5. 连接线6. 示波器实验步骤：1. 将74LS90和74LS47集成电路插入实验面包板中，并连接好电源和连接线。
2. 根据电路原理图连接好各个元件，确保连接正确无误。
3. 接通电源，调节示波器观察输出波形，验证计数器的工作状态。
4. 通过改变输入信号的方式，观察计数器的不同工作模式，并记录观察结果。
实验结果：经过实验操作，我们成功搭建了一个模4计数器电路，并通过示波器观察到了正确的计数输出波形。
在改变输入信号的情况下，我们也观察到了计数器的不同工作模式，验证了电路的正常工作。
实验结论：通过本次实验，我们深入了解了计数器的工作原理和实验操作技能。
通过动手搭建电路和观察波形，我们加深了对数电原理的理解，提高了实验操作的能力。
同时，我们也发现了实验中可能存在的问题和改进的空间，为今后的实验操作提供了宝贵的经验。
总结：本次实验不仅让我们了解了计数器的原理和工作方式，还提高了我们的动手能力和实验操作技能。
通过实验，我们对数电原理有了更深入的理解，为今后的学习和实践打下了坚实的基础。
十进制计数器实验报告
十进制计数器实验报告十进制计数器实验报告引言：计数器是数字电路中常见的一种电子元件，用于计数和记录输入脉冲的次数。
在数字系统中，常用的计数器有二进制计数器和十进制计数器。
本实验旨在设计和实现一个十进制计数器，并通过实验验证其功能和性能。
一、实验目的本实验的主要目的是设计和实现一个十进制计数器，通过实验验证其功能和性能。
具体目标包括：1. 理解和掌握十进制计数器的工作原理；2. 学习使用逻辑门电路和触发器实现计数器；3. 验证计数器的计数功能和稳定性。
二、实验原理1. 十进制计数器的工作原理十进制计数器是一种能够在十进制数系统中进行计数的电子装置。
它通常由多个触发器和逻辑门组成，每个触发器负责计数一个十进制位。
当触发器的输出达到最大值时，会发出一个进位信号，使下一位触发器计数加1。
通过这种方式，十进制计数器能够实现从0到9的循环计数。
2. 实验所用材料和器件本实验所用的材料和器件包括：- 逻辑门电路芯片（如74LS08、74LS32等）- 触发器芯片（如74LS74）- 电路连接线- 电源供应器- 示波器三、实验步骤1. 搭建十进制计数器电路按照实验原理中所述的十进制计数器的工作原理，搭建一个十进制计数器电路。
根据实验所用的材料和器件，选择逻辑门电路芯片和触发器芯片，将它们按照正确的连接方式连接起来。
确保连接的准确性和稳定性。
2. 进行计数器功能测试将电源供应器连接到电路上，给予适当的电压和电流。
使用示波器观察计数器的输出波形，并记录下每个触发器的计数值。
通过观察波形和计数值，验证计数器的计数功能是否正常。
3. 进行计数器稳定性测试在计数器正常计数的情况下，观察计数器的稳定性。
持续观察一段时间，记录下计数器的计数值是否保持稳定。
如果计数器的计数值在一段时间内保持不变，则说明计数器具有较好的稳定性。
四、实验结果与分析根据实验步骤所述，我们搭建了一个十进制计数器电路，并进行了功能测试和稳定性测试。
实验结果显示，计数器的计数功能正常，能够从0到9循环计数。
数字电路技术实验之计数器
实验七计数器一、实验目的1. 熟悉中规模集成计数器的逻辑功能及使用方法。
2. 掌握用中规模集成计数器构成任意进制计数器的方法。
3. 学习用集成触发器构成计数器的方法。
二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器；如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等；按权码来分，则有“8421”码，“5421”码、余“3”码等计数器及可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1.十进制计数器74LS90（二、五分频）74LS90是模二-五-十异步计数器。
具有计数、清除、置9功能。
74LS90包含M=2和M=5两个独立的下降沿触发计数器，清除端和置9端两计数器公用，没有预置端。
模2计数器的时钟输入端为A(CP1)，输出端为Q A；模5计数器的时钟输入端为B(ＣP2)。
输出端由高位到低位为Q D、Q C、Q B；异步置9端为Ｓ91和Ｓ92，高电平有效。
即只要S91·S92=1，则输出Q D Q C Q B Q A为1001；异步清除端为R01和R02，当R01·R02＝１，且S91·S92＝０时，输出Q D Q C Q B Q A＝0000；只有R01·R02＝０，S91·S92=０，即两者全无效时，74LS90才能执行计数操作。
eda实验报告计数器
eda实验报告计数器EDA实验报告-计数器引言：计数器是数字电路中常用的基本模块之一，它在各个领域都有着广泛的应用。
本实验旨在通过EDA（电子设计自动化）软件进行计数器的设计与仿真，探索计数器的原理和功能。
一、计数器的基本原理计数器是一种能够按照规定的顺序改变其输出状态的电子电路。
它通过内部的触发器和逻辑门实现数字信号的计数功能。
常见的计数器有二进制计数器、十进制计数器等。
二、实验设计与仿真1. 实验目标本次实验的目标是设计一个4位二进制计数器，并通过EDA软件进行仿真验证。
计数器的功能是在每个时钟脉冲到来时，输出的二进制数加1。
2. 设计思路计数器的设计需要考虑以下几个方面：- 选择适当的触发器：本实验选择了D触发器作为计数器的基本单元，因为D触发器具有简单、易于控制的特点。
- 确定计数器的位数：本实验设计了一个4位计数器，即可以表示0~15的二进制数。
- 连接逻辑门：通过逻辑门将各个触发器连接起来，实现计数器的功能。
3. 电路设计根据设计思路，我们使用EDA软件进行电路设计。
首先，将4个D触发器连接起来，形成4位计数器。
然后，根据计数器的功能要求，将时钟信号连接到每个触发器的时钟输入端。
最后，将各个触发器的输出通过逻辑门进行连接，得到计数器的输出。
4. 仿真验证完成电路设计后，我们使用EDA软件进行仿真验证。
通过输入不同的时钟信号，观察计数器的输出是否符合预期。
在仿真过程中，我们可以调整时钟信号的频率，观察计数器的计数速度。
三、实验结果与分析通过EDA软件的仿真，我们得到了计数器的输出结果。
在时钟信号的作用下，计数器按照预期进行了计数，并输出了相应的二进制数。
通过观察输出结果，我们可以得出以下几点结论：- 计数器的输出与时钟信号的频率有关，频率越高，计数速度越快。
- 计数器的输出按照二进制的顺序进行计数，当达到最大值时，会从0重新开始计数。
四、实验总结本次实验通过EDA软件进行了计数器的设计与仿真。
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数字电路与逻辑设计实验报告实验七计数器的设计：黄文轩学号：17310031班级：光电一班一、实验目的熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。
二、实验器件1.数字电路实验箱、数字万用表、示波器。
2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20三、实验预习1. 复习时序逻辑电路设计方法①根据设计要求获得真值表②画出卡诺图或使用其他方式确定状态转换的规律③求出各触发器的驱动方程④根据已有方程画出电路图。
2. 按实验内容设计逻辑电路画出逻辑图Ⅰ、16进制异步计数器的设计异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级触发器从1变化到0都使得后一级触发器反转，即引发进位操作。
画出由J-K触发器组成的异步计数器电路如下图所示：使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，以及时钟信号。
：可以看出电路正常执行16进制计数器的功能。
Ⅱ、16进制同步计数器的设计较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。
画出由J-K触发器和门电路组成的同步计数器电路如下图所示使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。
：可以看出电路正常执行16进制计数器的功能，且每到15就输出进位信号，我们可以判断电路正确。
Ⅲ、使用JK触发器模仿74LS194功能，实现可以左移和右移的寄存器。
使用触发器和门电路实现74LS194的功能，可以由以下电路图得到：(图中JK触发器与反相器共同构建D触发器)由于实验箱器件数目的限制，我们只能实现有左移和右移功能的寄存器。
考虑移位时，每到时钟脉冲边沿，每个D触发器可以送出自己现有的存储信息，并接受一个来自J输入端的信号。
我们只需把一定逻辑运算后的信号按需求接至每个D 触发器的输入端，比如对于双向移位寄存器，我们有：D0 = S*DIR+S——*Q1; D1 = S*Q0+S——*Q2;D2 = S*Q1+S——*Q3; D3 = S*Q2+S——*DIL;画出电路图如下图所示使用S = 1的右移功能，DIR 为1KHZ时钟脉冲时，仿真波形如下图所示：左移时，波形如下图所示：可以看出电路实现了双向移位寄存器的功能，可以判断电路设计正确。
Ⅳ设计计数范围为01~12的特殊计数器，使用JK触发器和门电路实现对该电路我有两种设计方案使用JK触发器的CLR清零端，在从12(1100)跃变到01(0001)的过程中，我们只需要读取一个达成跃变的条件信号，并以此为标准置零JK3、JK2、JK1三个触发器，就能让输出信号在0001和1100间循环。
容易看出这个条件信号为1101，我们使用一个与非门把Q3、Q2、Q0做与非运算，并将其接在前三个触发器的清零端即可。
画出电路图如下图所示使用Multisim仿真验证电路正确性，图中从上到下依次是Q0、Q1、Q2、Q3和时钟信号。
按照标准的时序逻辑电路设计过程，得到各触发器的驱动方程并以此设计电路。
对本电路，我们很容易得到J0 = K0 = 1，J1 = K1 = Q0，J2 = K2 = (Q1 and Q0) or (Q3 and Q2)，J3 = K3 = (Q2 and Q1 and Q0) or (Q3 and Q2). 根据上式使用门电路画出电路图如下：使用Multisim仿真验证电路正确性，图中从上到下依次是Q0、Q1、Q2、Q3和时钟信号。
四、实验内容1、实验目的①用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出的波形。
②用JK触发器设计一个16进制同步计数器,用逻辑分析仪观察CP和各输出的波形。
③用J-K触发器和门电路设计一个具有置零，保持，左移，右移，并行送数功能(详见实验四表二)的二进制四位计数器模仿74LS194功能。
(注:在实验箱上可只实现左移或右移功能，在proteus软件上可实现对五个功能的综合实现)④用JK触发器和门电路设计一个特殊的12进制同步计数器，其十进制的状态转换图为: 01-02-03-04-05-06-07-08-09-10-11-122、设计过程①串联四个JK触发器的Q输出和CLK时钟输入，J、K端接1，C——L——R——清零端接1，时钟信号接在第一个触发器的CLK输入端。
将Q0、Q1、Q2、Q3与示波器探头相连观察输出。
②将时钟信号并联在四个触发器的CLK输入端，C——L——R——清零端接1，J0、K0接1，J1、K1 与Q0相连，Q1 and Q0通过与门和J2、K2相连，Q2 and Q1 and Q0通过与门和J3、K3相连。
将Q0、Q1、Q2、Q3与示波器探头相连观察输出波形。
③受到实验箱期间数目和种类的限制，实验中将分开实现左移和右移的寄存器电路。
首先将四个JK触发器借助反相器改造为D触发器，如下所示：其中左移电路为：D0 = DIR; D1 = Q0; D2 = Q1; D3 = Q2;右移电路为：D0 = Q1; D1 = Q2; D2 = Q3; D3 = DIL;④使用清零端得到的电路满足CLR0 = 1；CLR1 = CLR2 = CLR3 = not(Q3 and Q2 and Q0)使用触发器时序逻辑得到的电路满足J0 = K0 = 1J1 = K1 = Q0J2 = K2 = (Q1 and Q0) or (Q3 and Q2)J3 = K3 = (Q2 and Q1 and Q0) or (Q3 and Q2)测试过程①实验接线图和实验波形图：(有效的波形从上到下依次为时钟信号、Q3、Q2、Q1、Q0)可以看出串联的4个触发器实现了异步计数的功能，计数到15后跃变回0 ②实验接线图和实验波形图：(有效的波形从上到下依次为时钟信号、Q3、Q2、Q1、Q0)可以看出时钟信号并联的4个触发器实现了同步计数的功能，计数到15后跃变回0 ③实验接线图和实验波形图：分为左移和右移两次记录实验结果右移|| 实验接线图：右移|| 使用LED灯和手动脉冲进行静态测试：我们预置Q0 = 0，Q1=Q2=Q3=1，逐次施加单次脉冲，将Q0、Q1、Q2、Q3从左到右接在LED灯上，得到的LED灯变化如下图所示：容易看出，左移状态下，信号实现了0111->1011->1101->1110的转变，实行了正常的右移寄存器功能。
右移|| 使用脉冲信号实现动态测试：使用74LS197生成周期分别为T、4T的两个时钟脉冲，以T周期的信号为右移的时钟脉冲，4T周期的信号为右移信号输入DIR。
图中四个波形依次为Q0、Q1、Q2、Q3.。
可以看见，4个信号都为4T周期的时钟信号，计数器实现了正常的右移功能，相邻两个信号的时差为T，说明T周期的时钟信号每次到达下降沿就让寄存器整体右移。
左移|| 实验接线图：左移|| 使用LED灯和手动脉冲进行静态测试：我们预置Q3 = 0，Q0=Q1=Q2=1并施加单次脉冲，得到的LED灯变化如下图所示：左移状态下，信号实现了1110->1101->1011->0111的转变，实行了正常的左移寄存器功能。
右移|| 使用脉冲信号实现动态测试：同样用T、4T的两个时钟脉冲作为时钟脉冲和左移信号输入DIL。
图中四个波形依次为Q0、Q1、Q2、Q3.。
可以看见，4个信号都为4T周期的时钟信号，计数器实现了正常的左移功能：④本实验考虑到使用JK触发器的清零需要Q跳变到13时才能激活，可能存在一定不稳定性，正式实验时我采用了预习中的第二种设计方法，来保证波形的稳定性。
预习时我们没有使用标准的卡诺图方法来验证，我们这里画出卡诺图检验其正确性我们使用如上的Python代码生成卡诺图，得到的卡诺图如下，其横坐标从左到右依次为:Q——1——*Q——0——、Q——1——*Q0、Q1*Q0、Q1*Q——0——；其纵坐标从上到下依次为:Q——3——*Q——2——、Q——3——* Q2、Q3*Q2、Q3*Q——2——；J0 = 1；K0 = 1;J1 = Q0; K0 = Q0;J2 = Q1*Q0; K0 = Q3*Q2;J3 = Q0 * Q1 * Q2; K3 = Q2;可以看出，我们设计电路使用的J0 = K0 = 1，J1 = K1 = Q0，J2 = K2 = (Q1 and Q0) or (Q3 and Q2)，J3 = K3 = (Q2 and Q1 and Q0) or (Q3 and Q2)可以覆盖卡诺图中所有的1，绕过所有的0，证明了其正确性。
这也提醒我们，设计JK触发器输入端的组合逻辑方法不止一种，可以根据现有器件和操作难度进行灵活调整。
比如本实验不完全按照卡诺图化简，反而使用了更少的门电路。
实验接线图：实验波形图：容易看出波形从01计数到12后又跳转回01，不断重复该周期。
五、总结①本实验使用JK触发器和实现了时序逻辑电路，我对时序逻辑电路的几种设计方法——代数法、卡诺图法、仿真法和实验法——有了更深刻的认识。
②在模拟和实际接线过程中，有时某些地方会用到重复的逻辑代数，这时我们不需要重复接线，只需要从已经接好的位置引出一条即可。
③实验出现差错时，应尽量画出目标电路的真值表，并把实际波形与之比较，逐步查错。
④卡诺图和逻辑表达式的获取和化简较为繁琐，可以借助程序设计语言自动完成。