数字电子技术实验报告_基于Quartus II的硬件描述语言电路设计
实验一 QUARTUSII原理实验报告
实验一QUARTUSII原理图输入法实验
一，实验目的
熟悉利用Quartusll的原理图输入方法设计简单电子线路，掌握原理图输入法设计思路，掌握层次化设计的方法，并通过8位全家器和5-24线译码器的设计把握利用EDA软件进行电子线路设计的详细流程。
二，实验内容
1，用原理图输入设计一个一位全加器
三，实验原理
1，一个一位全加器可以由两个一位半加器和一个或门构成，先用原理图输入法绘制半加器文件，然后生成半加器模块，保存在当前文件夹。
然后新建一个原理图文件，在当前文件夹中调用2个新生成的半加器模块和一个或门。
然后用导线连接即可。
具体步骤参见课本及半加器和全加器原理图参见课本相关章节。
四，实验设备
Pc机Quartusll软件
五，实验截图
六，实验心得体会。
QuartusII实验
实验一用原理图输入法设计四位全加器一实验目的1熟悉利用Quartus II 的原理图输入方法设计简单组合电路.2掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二实验仪器电子计算机Quartus II三实验原理加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
四位全加器可对两个多位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
四实验步骤（一）创建工程1、选择菜单file—New Project Wizard，选择保存位置，并命名工程名2、将设计文件加入工程。
3、选择仿真器和综合类型，目标芯片EP2C5T144C8。
4、设置相关参数（二）原理图设计1、在QuartusII操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”建立新的原理图编辑窗口。
2、在编辑窗口右击选择Insert——Symbol，将相关元件调入原理图编辑窗口中，并连接好电路，在元件上双击后可以更改各输入引脚名。
3、保存到工程建立的目录文件夹4、将设计项目设置成可调用的文件。
在打开原理图文件的情况下，选择File—Create/Update —Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。
(完整版)基于QuartusII的数字电路仿真实验报告手册
数字电路仿真实验报告班级通信二班姓名：孔晓悦学号：10082207 作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交.文件命名规则如“通1_王五_学号”一、实验目的1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使用方法。
2. 掌握用中规模继承电路构成逻辑电路的设计方法。
3. 了解EDA软件平台Quartus II的使用方法及主要功能。
二、预习要求1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。
2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。
3．完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。
三、实验基本原理1．译码器译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。
译码器按功能可分为两大类，即通用译码器和显示译码器。
通用译码器又包括变量译码器和代码变换译码器。
变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。
这种译码器可称为唯一地址译码器。
如3线—8线、4线—16线译码器等。
显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。
如BCD-七段显示译码器等。
2．数据选择器数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。
因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。
一般数据选择器有n 个地址输入端，2n错误!未找到引用源。
个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。
目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。
3．计数器计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。
74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。
quartus ii实验报告
quartus ii实验报告Quartus II实验报告引言：Quartus II是一款由Intel公司开发的集成电路设计软件，广泛应用于数字逻辑设计和FPGA开发领域。
本实验报告旨在介绍Quartus II的基本功能和使用方法，并通过实际案例展示其在数字逻辑设计中的应用。
一、Quartus II概述Quartus II是一款功能强大的集成电路设计软件，它提供了从设计到验证的全套工具。
Quartus II支持多种编程语言，如VHDL和Verilog，使得用户可以根据自己的需求选择适合的语言进行设计。
此外，Quartus II还提供了丰富的库和模块，方便用户进行快速原型开发和验证。
二、Quartus II的基本功能1. 设计入口Quartus II提供了多种设计入口，包括图形界面、命令行和脚本等方式。
用户可以根据自己的习惯和需求选择适合的方式进行设计。
图形界面友好易用，适合初学者；命令行和脚本则更适合有一定经验和需求的用户。
2. 设计编辑Quartus II提供了强大的设计编辑功能，用户可以在其中创建和编辑设计模块、信号线和电路连接等。
设计编辑界面清晰简洁，用户可以方便地进行设计布局和调整。
3. 仿真和验证Quartus II内置了仿真和验证工具，用户可以通过仿真来验证设计的正确性和性能。
仿真工具支持波形查看和信号分析等功能，帮助用户进行设计调试和优化。
4. 综合和优化Quartus II具备强大的综合和优化功能，可以将设计代码转化为硬件描述，进而生成逻辑电路。
综合工具会根据用户的约束条件和优化目标，自动进行逻辑优化和资源分配，提高设计的性能和效率。
5. 布局和布线Quartus II提供了先进的布局和布线工具，可以将逻辑电路映射到实际的FPGA芯片上。
布局工具可以根据用户的约束条件和性能要求，自动进行电路元件的位置分配；布线工具则负责将电路元件之间的连接线路进行规划和布线。
6. 下载和调试Quartus II支持将设计文件下载到目标FPGA芯片上，并提供了调试工具来验证和调整设计的正确性。
Quartus II 软件操作实验报告
实验题目：Quartus II 软件操作一、实验目的(1)了解并掌握QuartusII软件图形输入的使用方法。
(2)了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
二、实验内容及步骤1.实验内容：本实验通过简单的例子介绍FPGA开发软件QuartusII的使用流程，包括图形输入法的设计步骤和仿真验证的使用以及最后的编程下载。
2.实验步骤：在QuartusII中通过原理图的方法，使用与门和异或门实现半加器。
原理图第1步：打开QuartusII软件，新建一个空项目。
选择菜单File->New Project Wizard，进入新建项目向导，填入项目的名称“hadder”。
第2步：单击Next按钮，进入向导的下一页进行项目内文件的添加操作，或直接点击Next按钮。
第3步：选择CPLD/FPGA器件，选择芯片系列为“MAX II”，型号为“EPM240T100C5”。
向导的后面几步不做更改，直接点击Next即可，最后点击Finish结束向导。
第4步：新建一个图形文件。
选择File->New命令，选择“Diagram/Schematic File”，点击OK按钮完成。
将该图形文件另存为hadder.bdf。
第5步：在图形编辑窗口的空白处双击，打开符号库窗口。
选择好需要的符号后，单击OK按钮，界面将回到原理图编辑界面，然后单击左键即在窗口内放置该符号。
分别放置与门“7408”和异或门“xor”。
第6步：在编辑窗口中放入两个输入符号，命名为a和b。
放置2个输出“output”符号，并分别命名为s、cout。
将各符号连接起来。
第7步：保存图形文件，进行语法检查和编译。
在信息（Messages）窗口中显示检查结果。
第8步：仿真。
执行File->New命令，选择“Other Files”选项页中 Vector Waveform File，并单击OK按钮，打开矢量波形编辑器窗口。
另存矢量波形文件为hadder.vwf。
数电quartus实验报告
可编程逻辑器件FPGA实验一组合逻辑电路设计1、掌握中规模数字集成器件的逻辑功能及使用方法2、熟悉组合逻辑电路的设计方法3、了解数字可编程器件的应用设计4、学会QUARTUS软件的基本使用方法二．实验器材1、软件：QUARTUSII2、硬件：DE-2实验板，PC机三．实验原理利用74283芯片进行加减法运算，（M控制加减法，结果为负数时CO和M的异或输出为1，接二极管亮）并再利用另外一个74283芯片将运算得到的补码输出转换为原码。
接着利用7485数据比较器进行数据比较（与9比较），当输出小于9时，利用7485 的AGBO的输出为低电平控制十位输出为0，并控制个位输出为原码输出减0的结果；当输出大于9时AGBO输出为高电平，其可控制十位输出为1，个位输出为原码输出减10的结果。
最后十位输出和个位均接7447进行显示。
四．实验内容1、设计一个两组四位二进制数的加减运算显示电路。
要求：一个控制加减运算的功能按键；两数相加的绝对值不大于15；用两个七段数码管显示算术运算结果（0～15）；当运算结果为负数时，红色发光二极管亮。
在QUARTUSII中进行：（1）电路设计（2）功能仿真（3）时序仿真2、下载DE-2板验证设计结果。
五．实验总结1、实验故障及解决方法①电脑无法连接DE-2板可能是数据线的问题。
②DE-2板无法使用更换DE-2板。
③输出结果不对仔细检查并修改电路设计，必要时寻求同学或老师的帮助。
2、实验体会完成实验的重点是理解实验内容要求，并通过对quartus ii 的学习，根据自己思路自行设计或者和同学共同设计电路原理图。
六．思考题1、当运算结果大于15时，显示译码电路如何设计？可以将运算结果输出用7485与15比较，把AGBO输出加非门后再与VCC与门输入两个数码管的BIN端。
当结果大于15时，两个数码管全灭，结果小于等于15时，不受影响。
2、如何实现两个一位十进制数的加减运算电路？讲十进制转化为四位二进制就可以用上述电路原理图进行加减法运算。
QuartusII实验报告范文
QuartusII实验报告范文时间：2022-12-21地点：行政楼202机房指导老师：王本有一、实验目的1、熟悉QuartuII的软件的基本操作。
2、使用QuartuII软件绘制简单原理图电路。
3、使用QuartuII进行VHDL的组合逻辑电路设计。
二、实验内容1、先打开QuartuII软件，点File菜单→new→DeviceDeignFile→VHDLFile,新建一个新的VHDL空白文件，在这个新弹出的空白窗口里输入一个四选一电路的VHDL程序，输入完毕后点击File菜单→Savea…，在弹出的窗口里选择一个纯英文路径，保存刚才写好的VHDL文件，此处的VHDL文件里面电路的名字MU某41要与文件的保存名字一致，点击保存。
然后会弹出一个Doyouwanttocreatanewprojectwiththifile的对话框，点击Ye按钮，会弹出新建工程页面。
此处若要详细对芯片的选择进行设置可以点击Ne某t逐步选择，也可直接选择Finih使用默认选项。
点击Finih，完成新工程的创建。
编写好VHDL后，对VHDL进行编译，若有错误，可双击错误选项进行修改，通常只需修改第一项后继续编译，修改完成后如下图所示：图01-01四选一VHDL程序程序编译完成没有出错后，就可以进行波形仿真。
点击File菜单→new→OtherFile→VectorWaveformFile，新建一个波形仿真窗口，在新弹出来的窗口空白处点击鼠标右键，弹出一个菜单，选择InertNodeorBu…选项，在弹出的窗口中选择NodeFinder…，然后点击新窗口中的Lit按钮把VHDL中的引脚全部列出来，然后点击>>按钮把引脚导入到波形仿真窗口中，点击OK。
此时波形仿真窗口出现多个引脚，点击保存将波形仿真也保存到刚才VHDL文件的相同路径下，名字也为MU某41,。
然后就可以对波形进行不同的时间段设置，设置好后运行，运行情况如下图所示：图01-02四选一波形图对比输入的信号波形段，可知输出波形段是与输入波形段相对应的。
基于QUARTUSII图形输入电路的设计实验报告
物理与电子科学学院专业实验报告实验课程：FPGA实验原理
实验项目：基于QUARTUSII图形输入电路的设计
专业：物理与电子科学学院
班级：电子信息科学与技术3班
姓名：马竞怡
学号：1308020328
实验日期：年月日
实验预习报告
一、实验目的及要求：
1)通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
Array 2)初步了解QUARTUSII原理图输入设计的全过程。
3)掌握组合逻辑电路的静态测试方法。
二、实验原理
3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合
译码器不需要像编码器那样用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任
何信号。
A B C D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
1 1 0 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0。
Quartus II实验报告4
CPLD/FPGA 设计实验报告实验名称： 时序电路设计基础 实验目的： 掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 实验内容：实验一 译码器一、 创建工程工程名称： tt138_cas 顶层实体文件名：tt138_cas 器件： EP1C3T100C7 （要求：Cyclone 系列任意器件）二、 创建文件创建Verilog HDL 文件，用always 实现一个3——8译码器。
module tt138_cas(a,y,g1,g2a,g2b); input[2:0] a; input g1,g2a,g2b; output reg [7:0] y; always @ (a,y,g1,g2a,g2b) begin if(g1& ~g2a& ~g2b) begin case(a) 3'b000:y=8'B1111_1110; 3'b001:y=8'B1111_1101; 3'b010:y=8'B1111_1011;3'b011:y=8'B1111_0111;3'b100:y=8'B1110_1111;3'b101:y=8'B1101_1111;3'b110:y=8'B1011_1111;3'b111:y=8'B0111_1111;default:y=8'b1111_1111;endcase endelse y=8'b1111_1111;endendmodule三、编译工程报告中下列数据是多少total logic elements装订线四、仿真电路1、创建VWF文件2、设定“End Time”为20us3、在VWF文件中添加Node OR Bus4、编辑波形5、仿真6、画出仿真结果实验二译码器一、创建工程工程名称：tt138_assig顶层实体文件名：tt138_assig器件：EP1C3T100C7 （要求：Cyclone系列任意器件）二、创建文件创建Verilog HDL文件，用assign语句实现一个3——8译码器。
实验一 Quartus II的使用1
实验一、Quartus II的使用一、实验目的：（1）熟悉Quartus II开发环境的使用（2）掌握利用Quartus II进行简单数字电路设计的基本流程及方法（3）掌握Quartus II开发环境中建立电路图的方法（4）了解Quartus II下简单设置输入激励的方法二、实验步骤下面以1位全加器为例介绍如何使用Altera Quartus II设计软件来对可编程逻辑器件进行编程。
（1）双击桌面上Quartus II 图标，运行Quartus II 软件，如图所示：图1 Quartus II 软件界面（2）建立工程。
选择菜单File→New Project Wizard，如图2所示图2 选择建立新工程向导菜单项单击菜单项New Project Wizard 后，出现向导提示框，单击按钮Next，出现如图3所示New Project Wizard 对话框界面，在该界面中输入相应工程名称和存放路径，然后单击按钮Next。
图3 New Project Wizard对话框界面出现如图4所示的Add Files 对话框界面，在File name 栏中输入文件名称，如“Adder”。
图4 Add Files对话框界面出现如图 5 所示的器件设置对话框界面，实验系统使用的是MAXII 系列的EPM1270T144C5 芯片，找到该器件后选中它，然后一直单击按钮Next，完成新工程的建立图5 器件设置对话框界面（3）新建设计文件建立新工程后，选择菜单File→New，弹出如图6 所示的新建设计文件选择窗口。
选择框中的Device Design Files 页下的项目Block Diagram/Schematic File，使用图形设计方式，单击按钮OK，则打开了图形编辑器窗口。
图6 新建设计文件选择框选择菜单File→Save As，在文件保存对话框中输入文件名，如Adder，然后单击按钮“保存”，则创建了图形设计文件Adder（4）设计逻辑电路。
数字电子技术实验报告-基于Quartus-II的硬件描述语言电路设计
数字电子技术基础实验报告题目：实验四基于Quartus II的硬件描述语言电路设计小组成员：小组成员：一、实验四基于Quartus II的硬件描述语言电路设计一、实验目的1)学习并掌握硬件描述语言VHDL；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
2)熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3)熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4)熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二、实验要求要求1：参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。
1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。
要求2：参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-E的七段码译码器。
1）用QuartusII波形仿真验证；2）下载到DE0开发板，利用开发板上的数码管验证。
要求3：参考“参考内容3”中给出的四位二进制计数器的源程序，编写一个计数器实现0-E计数。
用QuartusII波形仿真验证；要求4：参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。
下载到DE0开发板验证。
（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。
电路框图如下：要求5：利用已经实现的VHDL模块文件，顶层文件采用原理图设计方法，实现0-E计数自动循环显示，频率1Hz和10Hz可以切换。
（提示：如何将VHDL模块文件在顶层原理图文件中引用，参考参考内容5）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理1.VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
Quartus II 原理图输入法设计 数电实验报告
数字电路与逻辑设计实验实验名称：Quartus II 原理图输入法设计班级：实验目的：1、熟悉用Quartus II 原理图输入法进行电路设计和仿真；2、掌握Quartus II图形模块的生成与调用；3、熟悉实验板的使用。
一、实验所用仪器与元器件：1、计算机2、直流稳压电源3、数字系统与逻辑设计实验开发板二、实验内容：1、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2、用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3、用3线-8线译码器和逻辑门设计实现函数=+++,仿真验证其功能，并下载到实验F C B A C B A C B A C B A板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
三、 设计思路与过程：1、半加器的实现：半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。
设被加数和加数用变量A 、B 表示，求得的和、向高位进位用变量S 、C 表示，则可得如下真值表：由真值表可以写出S 、C 的函数表达式：S A BC A B=⊕=所以半加器用一异或门和与门即可实现。
2、全加器的实现（可用1中封装好的半加器） 全加器是实现两个1位二进制数及低位来的进位相加（即将3个1位二进制数相加），求得和数及向高位进位的逻辑电路。
在该全加器中，A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位，S1、C1分别表示本位和、高位的进位。
可得该电路的真值表：由真S1、C1的卡诺图为得1111111111111111S =A B C _+A B _A B _A B _=A B _C C C C ++⊕⊕同理可得111111()_C A B C A B =⊕+3、利用3线-8线译码器和逻辑门设计实现函数F C B A C B A C B A CBA=+++3线-8线译码器的符号如右图所示（由于没有74LS138，就用74138来替代了）。
quartus实验报告
quartus实验报告Quartus实验报告引言：在现代电子领域中，数字电路设计是一个至关重要的环节。
为了更好地理解和掌握数字电路的设计和实现，本文将介绍使用Quartus软件进行数字电路实验的过程和结果。
一、实验目的数字电路设计是一门复杂而精密的学科，它涉及到逻辑门、时序电路等多个方面。
本实验的目的是通过使用Quartus软件，深入了解数字电路设计的基本原理和方法，并通过实际操作，掌握数字电路设计的过程和技巧。
二、实验过程1. Quartus软件介绍Quartus是一款由Intel公司开发的数字电路设计软件。
它提供了丰富的工具和功能，可以帮助工程师们设计和验证数字电路。
在本实验中，我们将使用Quartus进行数字电路的设计和仿真。
2. 实验准备在进行实验之前，我们需要准备一些必要的材料和工具。
首先，我们需要一台计算机，并在上面安装Quartus软件。
其次，我们需要一些基本的电子元件，如逻辑门、触发器等。
最后，我们还需要一些实验电路板和连接线。
3. 实验设计在实验设计阶段，我们需要根据实验要求，选择合适的数字电路，并进行设计。
在Quartus软件中，我们可以使用图形化界面进行电路设计，也可以使用硬件描述语言进行设计。
根据实验要求，我们选择了使用硬件描述语言进行设计。
4. 电路仿真在完成电路设计之后，我们需要对电路进行仿真，以验证其正确性和可行性。
在Quartus软件中，我们可以使用ModelSim仿真工具进行电路仿真。
通过仿真，我们可以观察电路的工作状态和输出结果，以判断电路设计是否满足要求。
5. 电路实现在经过仿真验证后，我们可以将电路实现到实验电路板上。
通过连接线将电路板与计算机连接起来，然后将设计好的电路下载到电路板中。
在实验过程中，我们需要注意电路的连接和布线，以确保电路能够正常工作。
三、实验结果通过使用Quartus软件进行实验，我们成功设计和实现了多个数字电路。
在仿真过程中，我们观察到电路的工作状态和输出结果与预期一致，证明了电路设计的正确性和可行性。
Quartus II实验报告
××××大学实验报告自学院（系）专业班成绩评定实验题目：第周星期一、实验目的1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使用方法。
2. 掌握用中规模继承电路构成逻辑电路的设计方法。
3. 了解EDA软件平台Quartus II的使用方法及主要功能。
二、预习要求1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。
2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。
3．完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。
三、实验基本原理1．译码器译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。
译码器按功能可分为两大类，即通用译码器和显示译码器。
通用译码器又包括变量译码器和代码变换译码器。
变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。
这种译码器可称为唯一地址译码器。
如3线—8线、4线—16线译码器等。
显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。
如BCD-七段显示译码器等。
2．数据选择器数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。
因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。
一般数据选择器有n 个地址输入端，2n个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。
目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。
3．计数器计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。
74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。
quartus实验报告
quartus实验报告Quartus实验报告引言：Quartus是一种广泛应用于数字电路设计和开发的软件工具，它提供了一个集成的开发环境，用于设计、仿真和编译FPGA（现场可编程门阵列）和CPLD （可编程逻辑器件）等数字电路。
本实验报告将介绍我在使用Quartus进行数字电路设计的经验和成果。
一、实验背景数字电路设计是现代电子工程领域中的重要一环，它涉及到诸如计算机、通信设备、嵌入式系统等各个方面。
在数字电路设计中，Quartus作为一种常用的设计工具，提供了丰富的功能和工具，可以帮助工程师们快速、高效地完成设计任务。
二、实验目的本次实验的目的是通过使用Quartus软件，设计一个简单的数字电路，并进行仿真和编译，以验证设计的正确性和可行性。
通过这个实验，我将学习如何使用Quartus进行数字电路设计，并了解数字电路设计的基本原理和流程。
三、实验过程1. 设计思路在开始设计之前，我首先明确了自己的设计目标和要求。
我选择了一个简单的计数器电路作为我的设计对象。
这个计数器电路可以接受一个时钟信号，并将计数值在7段数码管上显示出来。
我希望通过这个设计，能够加深对数字电路设计的理解，并熟悉Quartus软件的使用。
2. 设计步骤我按照以下步骤完成了我的设计：（1）绘制电路原理图：我使用Quartus提供的原理图编辑器，绘制了我的电路原理图。
在绘制原理图的过程中，我使用了逻辑门、触发器等基本的数字电路元件，并进行了连接和布线。
（2）仿真验证：在完成电路原理图的绘制之后，我使用Quartus提供的仿真工具，对我的电路进行了仿真验证。
通过仿真，我可以观察到电路的输出结果，并检查其是否符合我的设计要求。
（3）编译和下载：在仿真验证通过之后，我使用Quartus的编译工具，将我的设计编译为可下载到FPGA上的二进制文件。
然后，我使用Quartus提供的下载工具，将编译好的文件下载到FPGA上，以实现我的设计功能。
计算机组成原理QuartusⅡ的使用的实验报告
南通大学计算机科学与技术学院上机实验报告课程名称：计算机组成原理上机日期：2014年姓名：实验名称：Quartus Ⅱ的使用成绩：一、目的及要求实验目的：1.掌握Quartus Ⅱ的基本使用方法2.了解74138（3：8）译码器74244b74273b的功能。
3.利用Quartus Ⅱ验证74138（3：8）译码器、74244b、74273b的功能。
实验要求：1.做好实验预习，掌握74138、74244b、74273b的功能特性。
2. 写出实验报告，内容如下：①实验目的②实验电路图③完整的实验步骤。
④74138、74244b和74273b的功能仿真波形，有关输入输出信号要标注清⑤仿真波形及仿真波形的分析方法、分析过程和分析结果。
二、环境（软、硬件平台）软件平台：Quartus Ⅱ硬件平台:：现行的XP，WIN7，64位机都可以使用三、内容及步骤（包括程序流程及说明）1.利用Quartus Ⅱ验证74138（3：8）译码器的功能实验电路图如下：实验步骤：创建波形文件进行仿真分析，对于输入端ABC设置不同的初始值进行测试，对仿真波形及译码的结果进行分析，ABC的初始值从000~111，共有8种，译码器的输出低电平有效的分别从Y0变化至Y72.利用Quartus Ⅱ验证74244b的功能。
实验电路图如下：实验步骤：缓存器74244b的AGN、BGN端低电平有效，输入和输出都采用总线式接法，对于A[4..1]分别设置初始值0000~1111，运行仿真波形观察AY[4..1]的结果，两者应该一致。
3.利用Quartus Ⅱ验证74273b的功能。
实验电路图如下：实验步骤：设置寄存器74273b的各端口取值,CLRN接VCC，时钟CLK上升沿有效，输入和输出同样采用总线式接法，测试时D[8..1]的取值为0000 0000~0000 1000，寄存器将在每个时钟上升沿时被触发，写入新的数据。
四、运行结果1.验证74138（3：8）译码器的功能，运行仿真波形如下：2. 验证缓存器74244b的功能，运行仿真波形如下：3. 验证缓存器74273b的功能，运行仿真波形如下：五、问题及心得通过这次实验，我意识到实践与理论的差距，虽然已经知道74138、74244b和74273b的功能，但是在实验时还是出现了各种各样的问题，如何新建文件，新建波形文件，如何使用总线，如何转换Compile Mode（编译模式）和Simulate Mode（仿真模式），如何在计算机中找到保存好的数据，如何消除毛刺现象，正是在不断的修改中对Quartus Ⅱ的使用愈加熟悉，还有对芯片的功能更多了一分了解，通过实验更能明白课堂理论的抽象涵义，知道缓存器，寄存器的功能。
基于QuartusII的CPLD的数字系统设计与实现课程设计
基于QuartusII的CPLD的数字系统设计与实现课程设计1. 引言数字系统设计与实现是电子信息工程专业的一门重要课程，是学生掌握数字电路设计与实现的基础，具有一定的理论和实践意义。
本文将介绍基于QuartusII的CPLD的数字系统设计与实现课程设计的具体内容和实践步骤。
2. 设计背景与目的CPLD（Complex Programmable Logic Device）是一种可编程数字逻辑器件。
相比于普通的ASIC（Application-Specific Integrated Circuit）和FPGA（Field-Programmable Gate Array）器件，CPLD具有逻辑门数量多、功耗低等优点，适用于嵌入式系统、通信设备、工控设备等多个领域。
因此，CPLD的数字系统设计与实现课程设计旨在帮助学生掌握CPLD的基本原理、设计方法和实现技术，从而提高学生的数字电路设计和实现能力。
3. 设计内容3.1 设计思路本次课程设计的设计思路为：首先确定设计需求和目标，然后进行电路设计与仿真，最后实现电路并进行测试。
具体流程设计流程图设计流程图3.2 设计需求和目标本次课程设计的设计需求和目标如下：•设计一个功能较为简单的数字系统，包含输入、处理和输出三个部分。
•设计中需要使用基于QuartusII的CPLD开发板进行电路实现，并用Verilog硬件描述语言进行编程设计。
•设计需求和目标均需要满足实验要求，通过实验测试和评估。
3.3 电路设计与仿真基于上述需求和目标，我们进行了电路设计与仿真。
本课程设计的电路设计包括以下四个方面的内容：3.3.1 输入部分电路设计本文的输入部分选用拨码开关，可以通过拨动不同的拨码开关改变该输入端口的输入的状态。
3.3.2 处理部分电路设计本文的处理部分电路设计选用一个比较器。
该比较器可以将输入的二进制数与给定的比较值进行比较，然后输出比较结果，高电平表示输入数大于或等于比较值，低电平表示输入数小于比较值。
实验七基于QuartusII原理图输入数字电路设计
74138逻辑测试电路原理图设计完毕！
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四、全程编译
在下拉菜单“Processing” 中选择“Start Compilation”，启动全程编 译
编译完成后的 信息报告窗口
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关于全程编译
QuartusII的编译器由一系列处理模块构成； 这些模块负责对设计项目的检错、逻辑综合、结构综合、输
出结果的编辑配置，以及时序分析； 在这一过程中，将设计项目适配到FPGA/CPLD目标器件中，
同时产生多用途的输出文件，如功能和时序信息文件，器件 编程的目标文件； 编译器首先检查出工程设计文件中可能的错误信息，以供设 计者排除，然后产生一个结构化的网表文件表达的电路原理 图文件； 启动全程编译：
任何组合逻辑电路都可以用“与门-或门”二级电路实现； 任何时序逻辑电路都可以由组合逻辑电路加上存储元件
（触发器、锁存器构成）； 人们由此提出乘积项可编程电路结构，原理结构如下：
3
低密度PLD可编程原理【早期器件】
低密度（简单） PLD，通常内部等 效门数少于500个， 只能实现通用数字 逻辑（如74系列） 的一些功能
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五、时序仿真
工程编译完成后，设计结果是否满足设计要求， 可以通过时序仿真来分析；
时序仿真主要包含如下的设置步骤：
打开波形编辑器；
顺 序 并
设置仿真时间区域； 波形文件存盘；
不 将端口节点信号选入波形编辑器中；
是 唯 一
编辑输入波形（输入激励信号）； 总线数据格式设置
的 启动仿真器
将本机D:\Altera目录下的License.Dat文件 中的MAC号即完成破解; 右图所示为查看本机MAC地址（实际地址） 的方法。
实验一 Quartus II使用与基本逻辑电路的设计
实验一 Quartus II使用与基本逻辑电路的设计实验一 Quartus II使用与基本逻辑电路的设计[实验目的]1、熟悉Quartus II的文本输入方式, 掌握其编辑、编译综合、仿真的操作方法；2、学习Quartus II环境下的编程下载及硬件测试方法；3、学习应用QuartusII完成基本时序电路设计； 4、应用QuartusII完成基本组合电路的设计。
* [实验仪器]PC机、 EDA实验箱一台 Quartus II 6.0软件 [实验内容](1) 实验内容1：在QuartusⅡ上输入该设计的文本，并进行编辑、编译、综合、适配、仿真。
说明设计中各语句的作用，详细描述设计的功能特点，给出其所有信号的时序仿真波形。
(2) 实验内容2：引脚锁定以及硬件下载测试。
引脚锁定后进行编译、下载和硬件测试实验。
将实验过程和实验结果写进实验报告。
* (3) 实验内容3：使用SignalTap II对此计数器进行实时测试，流程与要求参考4.3节。
* (4) 实验内容4：从设计中去除SignalTap II，要求全程编译后生成用于配置器件EPCS1编程的压缩POF文件，并使用ByteBlasterII，通过AS模式对实验板上的EPCS1进行编程，最后进行验证。
*(5) 实验内容5：为此项设计加入一个可用于SignalTap II采样的独立的时钟输入端（采用时钟选择clock0=12MHz，计数器时钟CLK分别选择256Hz、16384Hz、6MHz），并进行实时测试。
[实验原理]数字逻辑电路中，根据逻辑功能的不同特点，可以把数字逻辑电路分成组合逻辑电路和时序逻辑电路两大类用。
在组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路的原来状态无关；在时序逻辑电路中，任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，也就是与电路原来的状态有关。
在数字系统中使用的最多的时序电路要算是计数器了。
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数字电子技术基础
实验报告
题目：实验四基于Quartus II的硬件描述语言电路
设计
小组成员：
小组成员：
一、实验四基于Quartus II的硬件描述语言电路设
计
一、实验目的
1)学习并掌握硬件描述语言VHDL；熟悉门电路的逻辑功能，并用硬件描述语言
实现门电路的设计。
2)熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3)熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4)熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二、实验要求
要求1：参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。
1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。
要求2：参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-E的七段码译码器。
1）用QuartusII波形仿真验证；2）下载到DE0开发板，利用开发板上的数码管验证。
要求3：参考“参考内容3”中给出的四位二进制计数器的源程序，编写一个计数器实现0-E计数。
用QuartusII波形仿真验证；
要求4：参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。
下载到DE0开发板验证。
（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。
电路框图如下：
要求5：利用已经实现的VHDL模块文件，顶层文件采用原理图设计方法，实现0-E计数自动循环显示，频率1Hz和10Hz可以切换。
（提示：如何将VHDL模块文件在顶层原理图文件中引用，参考参考内容5）
三、实验设备
（1）电脑一台；
（2）数字电路实验箱；
（3）数据线一根。
四、实验原理
1.VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。
VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。
2.VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。
而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。
另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。
VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。
3.VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。
4.VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。
这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。
五、实验内容
1、（要求一）
（1）VHDL语言描述:
（2）原理图（Multisim和QuartusII中绘制的原理图）：
2、（要求二）
（1）VHDL语言描述:
（2）原理图（Multisim和QuartusII中绘制的原理图）：
(3)波形图:
3、（要求三）
（1）VHDL语言描述:
（2）原理图（Multisim和QuartusII中绘制的原理图）：
(3)波形图:
4、（要求四）
（1）VHDL语言描述:
（2）原理图（Multisim和QuartusII中绘制的原理图）：
5、（要求五）
（1）VHDL语言描述:
（2）原理图（Multisim和QuartusII中绘制的原理图）：
六、实验过程中的问题
1.在用VHDL语言写了一些器件，在应用时候，没有将逻辑电路图放到顶层，导致没有找到目标管脚。
在仔细查看老师所给的参考资料之后，将设置调整为“顶层文件采用原理图设计方法”，得到了正确的结果。
2.在进行波形仿真的时候，没有考虑到延迟。
一开始在脉冲时间间隔很短的情况下，发现波形并没有沿边变化。
查找相关资料，了解到时序仿真会有延迟。
于是我们将脉冲时间间隔调大，最终得到了正确的结果。
七、心得体会
1.通过本次实验，初步掌握了VHDL语言的使用。
学会用VHDL语言实现指定逻辑电路，并对几个模块进行综合。
实验过程中出现的问题主要是编写代码错误，编写代码过程中一个字符打错了可能是整个代码错误，因此必须格外认真。
代码更要做到准确、简洁，学会找出错误，改正错误。
2.前三次的实验都是利用quartus自带的器件资源库完成一定的逻辑功能。
而这次实验是第一次写VHDL，可以用代码描述想要实现的逻辑功能，然后将它们封装为一个器件来使用。
正是这次实验，让我们体会到数字逻辑电路设计的精华所在。
提高了我们对数字逻辑电路的设计的兴趣。