DDR3走线规则

9104.7 9156.59 9136.28 8492.5 9520.36 8952.84 9698.99 6394.08 10327.9 6144.82 8432.16 7794.98
358.4527559 360.4956693 359.696063 334.3503937 374.8173228 352.4740157 381.85 251.7354331 406.6102362 241.9220472 331.9748031 306.8889764
管脚序号 H2 N2 K3 M4 J4 N1 J3 N4 T2 H3 N3 H1 M3 U3 U2 U1
信号名称 DDRB_ADR2 DDRB_ADR3 DDRB_ADR4 DDRB_ADR5 DDRB_ADR6 DDRB_ADR7 DDRB_ADR8 DDRB_ADR9 DDRB_ADR10 DDRB_ADR11 DDRB_ADR12 DDRB_ADR13 DDRB_ADR14 DDRB_BA0 DDRB_BA1 DDRB_BA2
信号名称 DDRA_DM0 DDRA_DM1 DDRA_DQ0 DDRA_DQ1 DDRA_DQ2 DDRA_DQ3 DDRA_DQ4 DDRA_DQ5 DDRA_DQ6 DDRA_DQ7 DDRA_DQ8 DDRA_DQ9 DDRA_DQ10 DDRA_DQ11 DDRA_DQ12 DDRA_DQ13 DDRA_DQ14 DDRA_DQ15 DDRA_DQSN0
基板走线长度(um) 7351.03 6317.86 5266.85 4414.67 5117.06 7137.63 5842 4610.41 6753.35 6294.91 5247.83 7998.03 5336.12 10339.2 8764.22 8362.06
基板走线长度(mil) 289.4106299 248.7346457 207.3562992 173.8059055 201.4590551 281.0090551 230 181.5122047 265.8799213 247.8311024 206.6074803 314.8830709 210.0834646 407.0551181 345.0480315 329.2149606
图3-1 主芯片出线示例图
3.2 DDR SDRAM接口电路设计建议
Hi3716M 内部集成了32 位宽的DDR2//DDR3 兼容接口控制器。
3.2.1 DDR2 接口设计
DDR2 SDRAM 容量要求为256MB 时，DDR2 接口推荐外接2 片 16bit 数据位宽的DDR2 SDRAM 颗粒；两个16bit 数据位宽的数据 总线DDRA_DQ[0:15]和DDRB_DQ[0:15]拼成一个32bit 数据位宽的 数据总线。
Full Driver, 接收端ODT 配置为75Ω。 DQS 的差分线阻抗控制为100 Ω。
CLK 信号
差分传输线阻抗100Ω!10% 。驱动单负载应用，建议采用Class I 驱动， 并在靠近接收端采用戴维南100Ω 并联匹配，拓扑如图3-6 所示。 图3-6 CLK 单负载应用Class I 驱动拓扑结构 DDR_DVDDIF
G2 V3 L1 R4 L2 R3 G3 Y3 AC1 AJ1 AJ2 AK2 AJ3 Y1 Y2
DDRB_CASN DDRB_CKE0 DDRB_CKN0 DDRB_CKN1 DDRB_CKP0 DDRB_CKP1 DDRB_CSN0 DDRB_DM2 DDRB_DM3 DDRB_DQ16 DDRB_DQ17 DDRB_DQ18 DDRB_DQ19 DDRB_DQ20 DDRB_DQ21
3
PCB 设计建议
3.1 Fanout封装设计建议
Hi3716M 的封装为PBGA600 ，管脚间距0.8 毫米。在PCB 设计时， 可以采用四层PCB 板的设计，建议如下分层： TOP 层：信号走线 内一层：地平面层 内二层：电源平面层 BOTTOM 层：信号走线 在成本非常敏感的应用方案中， 也可以采用二层PCB 板的设计， PCB 分 层建议如下： TOP 层：信号走线和部分电源走线 BOTTOM 层：地平面层和部分电源走线 PCB 设计注意事项： 元器件布局在TOP 层，信号线尽量走TOP 层，滤波小电容可放在 BOTTOM 层。 电源管脚用走粗线。 尽量保持BOTTOM 层为一个完整的地平面层。 主芯片出线推荐过孔大小为8mil， 线宽为5mil 。PCB 材料FR-4， PCB 板厚度为1.6 毫米，铜箔厚度为1 盎司，填充介质介电常数4.2。 主芯片出线示例如图3-1 所示。
DQ[0:31]/DM/DQS
直接连接。传输线阻抗控制在140Ω，输出方向推荐采用Class I 驱动， SDRAM 接收端ODT 配置为150Ω，输入方向推荐SDRAM 端驱动采用 Half Driver, 接受端ODT 配置为150Ω。DQS 的差分线阻抗控制为100 Ω。
CLK 信号
直接连接。差分线阻抗100Ω，建议采用Class I 驱动，并在靠近接收端 跨接250Ω 电阻。拓扑结构如图3-4 所示。 图3-4 CLK 直接连接Class I 驱动拓扑结构
基板走线长度(mil) 231.7905512 313.8228346 340.6440945 452.8503937 402.2417323 423.9633858 201.623622 293.0322835 158.4669291 198.3141732 353.0255906 306.3051181 337.6590551 296.3728346 302.8074803 381.8153543 282.2732283 307.8858268 352.7192913
图3-2 DDR2 SDRAM 16 位接口示意图
在外接8bit 数据位宽DDR2 SDRAM 颗粒的情况下，DDR2 SDRAM 接 口连接如图3-3 所示。
图3-3 DDR2 SDRAM 8bit 数据位宽接口示意图
3.2.2 DDR2 信号线阻抗匹配设计
DDR2 信号线阻抗匹配设计分成两种情况： 两层板 四层板 3.2.2.1 两层Pቤተ መጻሕፍቲ ባይዱB 板设计，DDR2 信号线阻抗匹配设计
四层板参考以下信号线走线建议。
信号线走线建议
理论上如果CLK、DQS、DQ[0:31]、ADDR[0:14]、BA[0:2]、DM、 CKE、CSN、WEN、CASN、RASN、ODT 等所有信号线的长度相 等，则时序达到最优状态。
在走线等长处理时，需要首先导入芯片基板上DDR 各信号走线长度。
DDR 各信号走线长度建议如表3-1 所示。表3-1 DDR 各信号走线长度 建议
图3-8 ADDR/CTRL 2 个负载Class I 驱动T 型拓扑结构1
图3-9 ADDR/CTRL 2 个负载Class I 驱动T 型拓扑结构2
驱动单负载时，应用于4 层板，传输线阻抗控制在50Ω，推荐采用Class I 驱动。 3.2.2.3 DDR2接口信号线PCB 走线建议 为了保证DDR2 SDRAM 部分的时序及信号完整性，建议按照如下原 则进行PCB 设计： 二层板DDR2 部分完全拷贝海思参考板PCB 设计，包括信号走线、电 源和地走线， PCB 材料参数： PCB 材料FR-4， PCB 板厚度为1.6 毫米， 铜箔厚度为1 盎司，填充介质介电常数44。
206.5354331 170.9437008 348.2417323 284.8444882 278.4535433 260.2224409 273.2452756 260.4779528 412.8625984
管脚序号 B11 C8 C4 B3 B2 A2 C11 A11 D12 C12 C5 D6 C6 D7 C9 D9 B10 A10 A4
驱动双负载应用，阻抗控制在50Ω，建议采用Class I 驱动，采用T 型拓 扑结构， 在分支点上拉50Ω， 并保证分支线最短， 至少小于主干线1/2 的 长度，拓扑结构如图3-7 所示。
图3-7 CLK 双负载应用Class I 驱动T 型拓扑结构
ADDR/CTRL
驱动2 个负载时， 阻抗控制50Ω， 推荐采用T 型拓扑结构， 配置为Class I 驱动，slew rate 设为最快，分支点上拉50Ω，或者靠近各接收端分别 串联50Ω，L1>2%L2，如图3-8、图3-9 所示。
管脚序号 A25 C16 B25 C19 A23 C20 B23 B19 D24 B20 D16 C24 A19 D25 A20 A14 信号名称 DDRA_ADR0 DDRA_ADR1 DDRA_ADR2 DDRA_ADR3 DDRA_ADR4 DDRA_ADR5 DDRA_ADR6 DDRA_ADR7 DDRA_ADR8 DDRA_ADR9 DDRA_ADR10 DDRA_ADR11 DDRA_ADR12 DDRA_ADR13 DDRA_ADR14 DDRA_BA0 基板走线长度(um) 10586.49 5372.16 9776.13 7035.63 9253.51 6616.08 8986.36 7064.46 10995.03 7320.18 4609.09 8412.54 7929.87 8175.51 8240.83 7016.07 基板走线长度(mil) 416.7909449 211.5023622 384.8870079 276.9933071 364.3114173 260.4755906 353.7937008 278.1283465 432.8751969 288.196063 181.4602362 331.2023622 312.1996063 321.8704724 324.442126 276.2232283
基板走线长度(um) 5887.48 7971.1 8652.36 11502.4 10216.94 10768.67 5121.24 7443.02 4025.06 5037.18 8966.85 7780.15 8576.54 7527.87 7691.31 9698.11 7169.74 7820.3 8959.07
DDRB_DQ[0:15]对应32bit 位宽数据总线DQ[16:31]。 容量要求为512MB 时，DDR2 接口推荐外接4 片8bit 位宽的DDR2 SDRAM 颗粒。外接4 片8bit 数据位宽的DDR2 颗粒时，需要采用至少 4 层PCB 板的设计。外接16bit 数据位宽DDR2 SDRAM 颗粒的情况 下，DDR2 SDRAM 接口连接如图3-2 所示。
C15 D15 C25 A13 D22 B17 C22 A17 A26
DDRA_BA1 DDRA_BA2 DDRA_CASN DDRA_CKE0 DDRA_CKN0 DDRA_CKN1 DDRA_CKP0 DDRA_CKP1 DDRA_CSN0
5246 4341.97 8845.34 7235.05 7072.72 6609.65 6940.43 6616.14 10486.71
A7 B4 B7 D27 C27 C26 B26 B13 C3 B14 G1 T1
DDRA_DQSN1 DDRA_DQSP0 DDRA_DQSP1 DDRA_HI DDRA_LO DDRA_ODT0 DDRA_RASN DDRA_RESETN DDRA_RTT DDRA_WEN DDRB_ADR0 DDRB_ADR1
ADDR/CTRL
在源端串联Rs=75Ω 电阻， 传输线阻抗控制在140Ω， 推荐采用Class I 驱 动。拓扑结构如图3-5 所示。 图3-5 ADDR/CTRL Class I 驱动
3.2.2.2 四层PCB 板设计，DDR2 信号线阻抗匹配设计
DQ[0:31]/DM/DQS
直接连接。传输线线阻抗控制50Ω，输出方向推荐采用Class I 驱动， SDRAM 接收端ODT 配置为50Ω；输入方向SDRAM 端驱动推荐采用