数字电子技术基础实验
数字电子技术基础实验指导书(1)
《电子技术基础》实验指导书电子技术课组编信息与通信工程学院实验三基本门电路逻辑功能的测试一 . 实验类型——验证性 +设计二 . 实验目的1. 熟悉主要门电路的逻辑功能;2. 掌握基本门电路逻辑功能的测试方法;3. 会用小规模集成电路设计组合逻辑电路。
三 . 实验原理1. 集成电路芯片介绍数字电路实验中所用到的集成芯片多为双列直插式, 其引脚排列规则如图 1-1。
其识别方法是:正对集成电路型号或看标记 (左边的缺口或小圆点标记 , 从左下角开始按逆时针方向以1, 2, 3…依次排列到最后一脚。
在标准形 TTL 集成电路中,电源端 Vcc 一般排在左上端,接地端(GND 一般排在右下端, 如 74LS00。
若集成芯片引脚上的功能标号为 NC ,则表示该引脚为空脚,与内部电路不连接。
本实验采用的芯片是 74LS00二输入四与非门、 74LS20四输入二与非门、 74LS02二输入四或非门、 74LS04六非门,逻辑图及外引线排列图见图 1-1。
图 1-1 逻辑图及外引线排列2.逻辑表达式 : 非门1-12输入端与非门1-24输入端与非门1-3或非门1-4对于与非门 , 其输入中任一个为低电平“ 0”时,输出便为高电平“ 1”。
只有当所有输入都为高电平“ 1”时,输出才为低电平“ 0”。
对于 TTL 逻辑电路,输入端如果悬空可看做;逻辑 1,但为防止干扰信号引入,一般不悬空, 可将多余的输入端接高电平或者和一个有用输入端连在一起。
对 MOS 电路输入端不允许悬空。
对于或非门,闲置输入端应接地或低电平。
四 . 实验内容及步骤 1. 逻辑功能测试①与非门逻辑功能的测试:* 将 74LS20插入实验台 14P 插座,注意集成块上的标记,不要插错。
* 将集成块Vcc 端与电源 +5V相连, GND 与电源“地”相连。
* 选择其中一个与非门,将其 4个输入端 A 、 B 、 C 、 D 分别与四个逻辑开关相连,输出端 Y 与逻辑笔或逻辑电平显示器相连,如图 1-2。
数字电子技术基础实验-8选1数据选择器74LS151
8选1数据选择器74LS151简介74LS151是一种典型的集成电路数据选择器，为互补输出的8选1数据选择器，它有3个地址输入端CBA，可选择D0～D7 ８个数据源，具有两个互补输出端，同相输出端Ｙ和反相输出端Ｗ。
74LS151引脚图选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。
（1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。
（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。
如：CBA＝000，则选择D0数据到输出端，即Y＝D0。
如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。
74LS151功能表数据选择器的应用数据选择器除实现有选择的传送数据外，还有其他用途，下面介绍几种典型应用。
（1）逻辑函数产生器从74LS151的逻辑图可以看出，当使能端G=0时，Y是C、B、A和输入数据D0～D7的与或函数。
式中mi是C、B、A构成的最小项。
显然。
当Di＝１时，其对应的最小项mi在与或表达式中出现，当Di＝0时，对应的最小项就不出现。
利用这一点，不难实现组合逻辑函数。
已知逻辑函数，利用数据选择器构成函数产生器的过程是，将函数变换成最小项表达式，根据最小项表达式确定各数据输入端的二元常量。
将数据选择器的地址信号C、B、A作为函数的输入变量，数据输入D0～D7，作为控制信号，控制各最小项在输出逻辑函数中是否出现，使能端Ｇ始终保持低电平，这样8选1数据选择器就成为一个3变量的函数产生器。
例1 试用8选1数据选择器74LS151产生逻辑函数解：把式变换成最小项表达式：显然D3、D5、D6、D7，都应该等于１，而式中没有出现的最小项m0，m1，m2，m4的控制变量D0、D1、D2、D4都应该等于０，由此可画出该逻辑函数产生器的逻辑图：、例2 试用与上例相同的8选1数据选择器产生从表中可以看出，凡使L值为1的那些最小项，其控制变量应该等于１，即D1、D2、D4、D7等于１（对应XYZ：001、010、100、111），其他控制变量均等于０。
数字电子技术基础课程设计实验报告
数字电子技术课程设计（数字时钟逻辑电路的设计与实现）学院：信息学院班级：学号：姓名：刘柳指导教师：楚岩课设时间：2009年6月21日—2009年6月26日一摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。
这些都是以数字时钟作为时钟源的。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。
二主要技术指标1.设计一个有时、分、秒（23小时59分59秒）显示的电子钟2.该电子钟具有手动校时功能三方案论证与选择要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。
而脉冲源产生的脉冲信号的频率较高，因此，需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1HZ）。
经过分频器输出的秒脉冲信号到计数器中进行计数。
将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用24进制计时器，可实现对一天24小时的累计。
此时需要分别设计60进制，24进制计数器，各计数器输出信号经译码器到数字显示器，使“时”、“分”、“秒”得以数字显示出来。
值得注意的是：任何计时装置都有误差，因此应考虑校准时间电路。
数字电子技术基础综合实验-方波
青海大学数字电子综合实验报告——方波&三角波发生器设计院系：化工学院化工机械系班级：10级自动化（1）班小组成员：常高志（）谢佳才（）李洋洋（）数字电子技术综合实验一、实验名称：方波、三角波发生器二、实验设备（1）数字电子技术实验箱（2）万用表（3）示波器（4）信号发生器三、实验目的通过实际电路的搭建，进一步巩固所学理论知识，并通过掌握实际元件的用法将理论与实际相结合。
提高对数字电路的仿真、设计、调试能力，进一步提高对理论课程的学习兴趣。
实验内容综合运用电子技术基础中数字电子技术所学门电路、组合逻辑电路、时序逻辑电路、波形产生与变换电路等知识，结合实际集成数字器芯片，设计一个可以改变输出频率的方波、三角波产生电路，参考系统框图如下：方波产生电路三角波形变换电路倍频电路显示控制电路LED显示器输出选择电路示波器四、实验要求本实验要求设计实现方波、三角波波形的产生电路，其频率可以调整，可通过数字输入量选择输出波形的类型，可通过数字输入量选择输出频率进行2倍频、4倍频等，可显示倍频系数。
波形产生可使用555定时器，也可使用集成运算放大器或比较器，显示电路使用八段LED数码管（带74LS48译码器），其他电路根据具体设计确定。
要求，电路简洁，输出波形稳定，噪声小，显示倍频系数即可。
另外，电源可采用实验箱提供的直流电源，无需另行设计。
五、实验步骤（1）分析实验题目，确定系统总体方案；（2）细化系统总体方案，确定实现每一模块拟采用的电路方案；（3）根据现有芯片类型确定电路采用的芯片，并查阅相关芯片的使用方法；（4）采用Multisim对每一部分的电路方案进行仿真；（5）利用实验室现有设备，搭建电路实现实验要求，测试分析结果；（6）对实验过程中的问题、结果、收获进行总结。
六、实验元件清单芯片名称说明NE555 555定时器LM324 比较器CD4052 模拟多路开关稳压二极管5V74HC161 计数器74HC48 8段译码12M晶振常用电容常用电阻基本门电路七、各组成部分的工作原理1.方波发生电路的工作原理：图（1）由555定时器组成的多谐振荡器利用555与外围元件构成多谐振荡器，来产生方波的原理：用555定时器组成的多谐振荡器如图（1）所示。
《数字电子技术基础》实验
实验一门电路逻辑功能测试一、实验目的1．熟悉门电路的逻辑功能。
2．熟悉常用集成门电路的引脚排列及其使用。
二、实验设备和器件1．直流稳压电源、信号源、示波器、万用表、面包板2．74LS00 四2输入与非门74LS04 六反相器74LS86 四2输入异或门三、实验内容1．非门逻辑功能（1）熟悉74 LS04的引脚排列，如图1（a）所示，其内部有六个非门。
A F(a)引脚排列（b）实验电路图1 74 LS04引脚图与实验电路（2）取其中的一个非门按图1（b）所示接好电路。
（3）分别将输入端A接低电平和高电平，测试输出端F电压，并转换成逻辑状态填入表1。
表 1 非门逻辑功能2．与非门逻辑功能（1）熟悉74 LS00的引脚排列，如图2（a）所示，其内部有四个2输入端与非门。
AFB(a)引脚排列（b）实验电路图2 74 LS00引脚图与实验电路（2）取其中的一个与非门按图2（b ）所示接好电路。
（3）分别将输入端A 、B 接低电平和高电平，测试输出端F 电压，并转换成逻辑状态填入表2。
表 2 与非门逻辑功能3（1）熟悉74 LS86的引脚排列，如图3（a ）所示，其内部有四个2输入端异或门。
A FB(a)引脚排列（b ）实验电路图3 74 LS86引脚图与实验电路（2）取其中的一个异或门按图3（b ）所示接好电路。
（3）分别将输入端A 、B 接低电平和高电平，测试输出端F 电压，并转换成逻辑状态填入表3。
表 3 异或门逻辑功能4．与或非门逻辑功能（1）利用与非门和反相器可以构成与或非门，其原理图如图4所示。
AFB C D图4 与或非门原理图（2）按照原理图，将74 LS00和74 LS04接成与或非门。
（3）当输入端为表4中各组合时，测试输出端F 的结果并填入表4。
表 4 与或非门逻辑功能5．与非门对输出的控制（1）任取74 LS00中的一个与非门，按图5所示接好电路。
输入端A 接一连续脉冲，输入端B 分别接高电平和低电平。
【电子设计】数字电子技术基础实验指导书
『数字电子技术基础实验指导书』实验一实验设备认识及门电路一、目的：1、掌握门电路逻辑功能测试方法；2、熟悉示波器及数字电路学习机的使用方法；3、了解TTL器件和CMOS器件的使用特点。
二、实验原理门电路的静态特性。
三、实验设备与器件设备1、电路学习机一台2、万用表两快器件1、74LS00 一片（四2输入与非门）2、74LS04 一片（六反向器）3、CD4001 一片（四2输入或非门）四、实验内容和步骤1、测试74LS04的电压传输特性。
按图1—1连好线路。
调节电位器，使VI在0~+3V间变化，记录相应的输入电压V1和输入电压V的值。
至少记录五组数据，画出电压传输特性。
2、测试四二输入与非门74LS00的输入负载特性。
测试电路如图1—2所示。
请用万用表测试，将VI 和VO随RI变化的值填入表1—1中,画出曲线。
表1－13、测试与非门的逻辑功能。
测量74LS00二输入与非门的真值表：将测量结果填入表1—2中。
表1—24、测量CD4001二输入或非门的真值表，将测量结果填入表1-2中。
注意CMOS 电路的使用特点：应先加入电源电压，再接入输入信号；断电时则相反，应先测输入信号，再断电源电压。
另外，CMOS 电路的多余输入端不得悬空。
五、预习要求1、阅读实验指导书，了解学习机的结构；2、了解所有器件（74LS00，74LS04，CD4001）的引脚结构；3、TTL 电路和CMOS 电路的使用注意事项。
图1－1 图1－2300V O一、实验目的1、学习并掌握小规模芯片（SSI）实现各种组合逻辑电路的方法；2、学习用仪器检测故障，排除故障。
二、实验原理用门电路设计组合逻辑电路的方法。
三、实验内容及要求1、用TTL与非门和反向器实现“用三个开关控制一个灯的电路。
”要求改变任一开关状态都能控制灯由亮到灭或由灭到亮。
试用双四输入与非门74LS20和六反向器74LS04和开关实现。
测试其功能。
2、用CMOS与非门实现“判断输入者与受血者的血型符合规定的电路”，测试其功能。
数字电子技术实验-组合逻辑电路设计
学生在使用实验箱时，应注意遵守实验室规定，正确连接电源和信号线， 避免短路和过载等事故发生。
实验工具介绍
实验工具类型
数字电子技术实验中常用的实验工具包括万用表、示波器、信号 发生器和逻辑分析仪等。
实验工具功能
这些工具用于测量电路的各种参数，如电压、电流、波形等，以及 验证电路的功能和性能。
01
02
03
逻辑门
最基本的逻辑元件，如与 门、或门、非门等，用于 实现基本的逻辑运算。
触发器
用于存储一位二进制信息， 具有置位、复位和保持功 能。
寄存器
由多个触发器组成，用于 存储多位二进制信息。
组合逻辑电路的设计方法
列出真值表
根据逻辑功能，列出输入和输 出信号的所有可能取值情况。
写出表达式
根据真值表，列出输出信号的 逻辑表达式。
05 实验结果与分析
实验结果展示
实验结果一
根据给定的逻辑函数表达式，成 功设计了对应的组合逻辑电路， 实现了预期的逻辑功能。
实验结果二
通过仿真软件对所设计的组合逻 辑电路进行了仿真测试，验证了 电路的正确性和稳定性。
实验结果三
在实际硬件平台上搭建了所设计 的组合逻辑电路，经过测试，实 现了预期的逻辑功能，验证了电 路的可实现性。
路图。
确保电路图清晰易懂，标注必要 的说明和标注。
检查电路图的正确性，确保输入 与输出之间的逻辑关系正确无误。
连接电路并测试
根据逻辑电路图，正确连接各 逻辑门和输入输出端口。
检查连接无误后，进行功能测 试，验证电路是否满足设计要 求。
如果测试结果不符合预期，检 查电路连接和设计，并进行必 要的调整和修正。
数字电子技术实验-组合逻辑电路 设计
数字电子技术实验指导书(答案) ppt课件
3.交叉口通行灯逻辑问题的实现
图表示一条主干公路 （东一面）与一条二级道路 的交叉点。车辆探测器沿着 A、B、C和D线放置。当没有 发现车辆时，这些敏感组件 的输出为低电平‘0”。当发 现有车辆时，输出为高电平 “1”。交叉口通行灯根据下 列逻辑关系控制:
二 、 TTL、HC和HCT器件的电压传输特性
２.输出无负载时74LS04、74HC04、74HCT04电压传输特性测 试数据
输入Vi(V) 输出Vo 74LS04 74HC04 74HCT04
0.0
0.2 … 1.2
1.4
… 4.8 5.0
二 、 TTL、HC和HCT器件的电压传输特性
３.输出无负载时74LS04、74HC04和 74HCT04电压传 输特性曲线。
交叉口通行灯逻辑问题的实现
（a）东一西灯任何时候都是绿的条件 （1）C和D线均被占用； （2）没有发现车辆； （3）当A、B线没同的占用时，C或D任一条线被占用； （b）南一北灯任问时候都是绿的条件 （1）A和B线均被占用，而C和D线均未占用或只占用 一条 线； （2）当C和D均未被占用时，A或B任一条线被占用。
二 、 TTL、HC和HCT器件的电压传输特性
４.比较三条电压传输特性曲线的特点。
尽管只对三个芯片在输出无负载情况下进行了电压传输特性测 试，但是从图２.２、图２.３和图２.4所示的三条电压传输特性曲 线仍可以得出下列观点: （1）74LS芯片的最大输入低电平VＩＬ低于74HC芯片的最大输入 低电平VＩＬ，74LS芯片的最小输入高电平ＶＩＨ低于74HC芯片 的最小输出高电平ＶＩＨ。 （２）74LS芯片的最大输入低电平ＶＩＬ、最小输入高电平ＶＩＨ 与74HCT芯片的最大输入低电平ＶＩＬ、 最小输出高电平ＶＩＨ 相同。 （３）74LS芯片的最大输出低电平ＶＯＬ高于74HC芯片和74HCT 芯片的最大输出低电平ＶＯＬ。74LS芯片的最小输出高电平ＶＯ Ｈ低于74HC芯片和74HCT芯片的最小输出高电平ＶＯＨ。 （４）74HC芯片的最大输出低电平 ＶＯＬ、最小输出高电平 ＶＯ Ｈ与 74HCT芯片的最大输出低电平ＶＯＬ、最小输出高电平ＶＯ Ｈ相同。
《数字电子技术实验》教学大纲
《数字电子技术实验》教学大纲一、课程基本信息课程编码：075113B课程名称：数字电子技术实验英文名称：Digital Electronic Technology Experiment课程类别：专业基础及核心课总学时：16总学分：0.5适用专业：电子科学与技术专业、电气工程及其自动化专业二、实验课程的性质、目标和任务课程性质：《数字电子技术实验》课程是电子科学与技术专业、电气工程及其自动化专业的一门专业基础课，属于必修课。
课程目标：1、培养学生初步具有数字电路的分析和设计能力；2、培养学生初步具有电路调试和常见故障排除的能力；3、培养学生具有正确处理实验数据、分析实验结果的能力；4、培养学生能够独立写出严谨的、有理论分析的、文字通顺且字迹工整的实验报告。
课程任务：1、掌握常用电子仪器仪表的使用，如双踪示波器、万用表等；2、掌握数字电路基本测试方法，如组合、时序电路逻辑功能测试等；3、掌握数字电路基本设计方法，加深对数字电路工作原理的理解；4、掌握数字电路故障排除的基本方法。
三、实验课程教学基本要求1、学生要遵守实验室的规章制度，爱护实验设备；2、学生应熟练使用数字电路实验箱、万用表、示波器等；3、实验前要作好充分准备，包括电路设计、测试步骤与方法等；4、实验后能独立撰写实验报告，准确分析实验结果，并与理论分析结果进行对比；5、每个实验完成后，需按时提交实验报告。
四、实验教学内容及要求实验一集成门电路（2学时）【实验类型】设计性实验【目的与要求】1、了解数字电路实验箱的基本功能和使用方法。
2、掌握74LS00的使用规则。
3、掌握反相器的电气特性。
4、掌握74LS00与非门的逻辑功能。
【内容提要】1、采用74LS00设计反相器电路，画出电路的接线图。
2、根据接线图连接电路，测试电路的输入和输出电压。
3、绘制反相器的电压传输特性曲线。
4、测试74LS00的输入和输出电压，分析逻辑功能。
【所需主要仪器设备】数字电路实验箱、74LS00芯片、数字万用表实验二SSI组合逻辑电路（2学时）【实验类型】设计性实验【目的与要求】1、了解74LS10的使用规则。
数字电子技术基础实验指导书1
数字电子技术基础实验指导书实验一、认识实验一、实验目的：1、熟悉面包板的结构2、进一步掌握与非门、或非门、异或门的功能3、初步尝试在面包板上连接逻辑电路 二、实验用仪器：面包板一块 74LS00一块 74LS20一块74LS02（四二输入或非门）一块、 74LS86（四二输入异或门）一块 万用表一块 导线若干 稳压电源一台三、面包板和4LS00、74LS20、74LS02、74LS86的介绍： 1面包板上的小孔每5个为一组，其内部有导线相连。
横排小孔是4、3、4（3、4、3）的结构，即每5*4（5*3）、5*3（5*4）、5*4（5*3）组横排小孔内部有导线相连。
用到的双列直插式集成块跨接在凹槽两边，管脚插入小孔。
通常用面包板的上横排小孔接电源，用下横排小孔接地。
2、74LS00的内部结构示意图：74LS00的管脚排列如上图所示，为双列直插式14管脚集成块，是四集成二输入与非门。
74LS20是二四输入与非门。
VCC 3A 3B 3Y 4A 4B 4Y VCC 2A 2B NC 2C 2D 4Y1A 1B 1Y 2A 2B 2Y GND 1A 1B NC 1C 1D 1Y GND 74LS00 74LS20VCC 3Y 3B 3A 4Y 4B 4A VCC 3B 3A 3Y 4B 4A 4Y1Y 1A 1B 2Y 2A 2B GND 1A 1B 1Y 2A 2B 2Y GND四、实验内容与步骤：1、测试面包板的内部结构情况：用两根导线插入小孔，用万用表的电阻挡分别测试小孔组与组之间的导通情况，并记录下来。
2、验证与非门的逻辑功能：1）将4LS00插入面包板，并接通电源和地。
2）选择其中的一个与非门，进行功能验证。
3）、将验证结果填入表1： 表1其中，A 、B 1”时，输入端接电源；Y 是输出端，用万用表（或发光二极管）测得在不同输入取值组合情况下的输出，并将结果填入表中。
5）分析测得的结果是否符合“与非”的关系。
数字电子技术基础实验 TTL门电路实现与或非门
数字电子技术基础实验实验课题：与门、或门、异或门的实现班级:姓名:学号:同组人一、实验目的1.加深了解TTL逻辑门的参数意义。
2.认识各种电路及掌握空闲端处理方法。
3.学会用与非门实现与门，或门，异或门。
二、实验设备电源，数字电路实验箱，函数信号发生器，数字双踪示波器，74LS00，导线若干三、实验原理1.与非门得到非门：图12.图23.图34.ABB=A⊕BABA图4四、实验内容1.所接信号为方波电压信号，V=5V,f=1000Hz,偏差电压=2.5V；2.按照图2搭建电路，并对电路进行测试；3.按照图3搭建电路，并对电路进行测试；4.按照图4搭建电路，并对电路进行测试；五、实验结果与波形输出1、与门波形图1 波形图2如示波器所显示：曲线1为函数信号发生器的发出方波信号直接接入示波器；曲线2为与门运算的结果接入示波器。
在波形图1中：1端接方波信号，2端输入AB,其中B=0。
在波形图2中：1端接方波信号，2端输入AB,其中B=1。
2、或门波形图3 波形图4如示波器所显示：曲线2为函数信号发生器的发出方波信号直接接入示波器；曲线1为与门运算的结果接入示波器。
在波形图3中：2端接方波信号，1端输入BA+,其中B=1。
在波形图4中：2端接方波信号，1端输入BA+,其中B=0。
3、异或门波形图5 波形图6如示波器所显示：曲线2为函数信号发生器的发出方波信号直接接入示波器；曲线1为与门运算的结果接入示波器。
在波形图5中：2端接方波信号，1端输入B AA+,其中B=0。
在波形图5中：2端接B方波信号，1端输入B A B A +，其中B=1。
六、实验心得与体会这是第一次数字电路实验，而且还是合作实验，感触颇深。
我对数字电路非常好奇，实验尽管不是太难，但由于平时对知识的掌握不够熟练，动手能力欠佳，实验过程中也颇有坎坷。
对于74LS00器件，最多只能实现四个门电路，在做异或门B A B A F 3+=时，在查阅资料后，共用一个与非门可以减少所需门电路，即如下式子:AB B AB A AB B AB A AB B AB A B A B A F 3=+=+=+=最终才得以实现。
《数字逻辑》(数字电子技术基础)【五版】实验报告
数字万用表、双踪示波器。
2、器件
74LS138 74LS151 74LS20 三、实验原理 译码的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功 能的逻辑电路称为译码器。译码器在数字系统中有广泛的应用，不仅用于代码的转换，终 端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同 种类的译码器。下图表示二进制译码器的一般原理图： 3-8 线译码器 8 选 1 数据选择器 四输入端二与非门 2片 1片 1片
；ＩON＝
；ＰON =
。
(6) 空载截止功耗ＰOFF： 如图 1-9 所示，将芯片所有输入端接地，从 +5V 电源输出处用万用表测出电流ＩOFF， 就可以按下式求出空载截止功耗ＰOFF：
ＰOFF =ＶCC ·ＩOFF
ＶCC＝
(7) 扇出系数ＮO
要求：在下面空白区域写出数据选择器的逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换， 画出逻辑电路图，并记录实验数据。
S1
S0
-8-
五、实验数据处理与分析、并总结组合逻辑电路的设计方法。 实验数据处理与分析、并总结组合逻辑电路的设计方法。 路的设计方法
组合逻辑电路的设计流程如图 2-1 所示。 先根据实际的逻辑问题进行逻辑抽象，定义逻 辑状态的含义，再按照要求给出事件的因果关
系列出真值表。然后用代数法或卡诺图化简，求出最简的逻辑表达式。并按照给定的逻辑 门电路实现简化后的逻辑表达式，画出逻辑电路图。最后验证逻辑功能。 四、实验内容及步骤 1、设计一个半加器，其输入为Ａ、Ｂ 为两个加数，输出为半加和Ｓ 及进位Ｃ。 根据要求用小规模集成器件与非门设计出最简的逻辑电路。 并用 TTL 与非门组成上面 的逻辑电路。输入接逻辑开关，输出接逻辑电平显示端口，验证其逻辑功能。
数字电子技术基础课程设计实验报告
数字电子技术课程设计（数字时钟逻辑电路的设计与实现）学院：信息学院班级：学号：姓名：刘柳指导教师：楚岩课设时间：2009年6月21日—2009年6月26日一摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。
这些都是以数字时钟作为时钟源的。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。
二主要技术指标1.设计一个有时、分、秒（23小时59分59秒）显示的电子钟2.该电子钟具有手动校时功能三方案论证与选择要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。
而脉冲源产生的脉冲信号的频率较高，因此，需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1HZ）。
经过分频器输出的秒脉冲信号到计数器中进行计数。
将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用24进制计时器，可实现对一天24小时的累计。
此时需要分别设计60进制，24进制计数器，各计数器输出信号经译码器到数字显示器，使“时”、“分”、“秒”得以数字显示出来。
值得注意的是：任何计时装置都有误差，因此应考虑校准时间电路。
数字电子技术基础实验一TTL集成门电路逻辑变换
数字电子技术基础实验报告题目：实验一 TTL集成门电路逻辑变换小组成员：小组成员：实验一TTL集成门电路逻辑变换一、实验目的1.熟悉回顾MULTSIM软件仿真，验证原理图的正确性；2.了解掌握QuartusⅡ中原理图和仿真的的设计和实现方法步骤；3.了解掌握EDO实验开发板的使用方法。
二、实验要求要求1：测试与非门逻辑功能。
用MULTSIM软件仿真后，用FPGA实现电路测试逻辑功能。
要求2：用与非门实现“与”逻辑。
用MULTSIM软件仿真后，用FPGA实现电路测试逻辑功能。
要求3：用与非门实现“或”逻辑。
用MULTSIM软件仿真后，用FPGA实现电路测试逻辑功能。
要求4：用与非门实现“异或”逻辑。
用MULTSIM软件仿真后，用FPGA实现电路测试逻辑功能。
要求5：用门电路设计实现一位全加器，用MULTSIM软件仿真后，用FPGA实现电路测试逻辑功能。
三、实验设备（1）EDO开发板一个；（2）数字电路实验箱；（3）数据线一根。
（4）电脑一台，内有MULTSIM和QuartusⅡ软件开发环境；四、实验原理逻辑与的概念：若决定一件事的所有条件都成立，这件事的结果就会发生。
否则这件事就不会发生。
这样的逻辑关系称为：逻辑与、逻辑乘、或称为：“与”运算。
开关闭合为 1 用四个式子表示：开关断开为 0 0+1=0灯亮为1 1+0=0灯不亮为 0 1+1=1,0+0=0逻辑或的概念：决定某一件事的诸条件中，只要有一个或一个以上的条件满足，这件事的结果就会发生，否则结果不会发生。
这样的逻辑关系称为：逻辑或、逻辑加、或称为“或”运算。
用并联开关电路简单说明或逻辑关系：开关闭合为 1 用四个式子表示：开关断开为 0 0+1=1灯亮为 1 1+0=1灯不亮为 0 1+1=1,0+0=0与非逻辑是与逻辑运算和非逻辑运算的组合。
它是将输入变量先进行与运算，然后再进行非运算.能够实现与非逻辑运算的电路称为与非门。
FF逻辑异或：其它原理：利用布尔代数相关规则实现逻辑函数之间的变换五、实验内容1、（要求一）测试与非门逻辑功能（1）逻辑表达式变换过程: B=Y⋅A（2）原理图（Multisim和QuartusII中绘制的原理图）：Multisim原理图：QuartusII原理图：（3）波形仿真：（4）记录电路输出结果由输出结果和波形图可以验证：逻辑变量A,B 只要有0，输出就为1。
数字电子技术实验报告(学生版)
数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期实验项目 实验一 TTL 逻辑门电路 和组合逻辑电路一、实验目的1．掌握TTL “与非”门的逻辑功能.2．学会用“与非”门构成其他常用门电路的方法。
3．掌握组合逻辑电路的分析方法与测试方法。
4．学习组合逻辑电路的设计方法并用实验来验证.二、预习内容1．用74LS00验证“与非”门的逻辑功能Y 1=AB 2．用“与非"门(74LS00）构成其他常用门电路Y 2=A Y 3=A+B=B A Y 4=AB B AB A实验前画出Y 1——Y 4的逻辑电路图,并根据集成片的引脚排列分配好各引脚。
3.画出用“异或”门和“与非”门组成的全加器电路。
(参照实验指导书P 。
75 图3—2-2）并根据集成片的引脚排列分配好各引脚。
4．设计一个电动机报警信号电路.要求用“与非”门来构成逻辑电路。
设有三台电动机，A 、B 、C 。
今要求：⑴A 开机，则B 必须开机；⑵B 开机，则C 必须开机；⑶如果不同时满足上述条件，则必须发出报警信号。
实验前设计好电动机报警信号电路。
设开机为“1”,停机为“0”；报警为“1”，不报警为“0”。
(写出化简后的逻辑式，画出逻辑图及引脚分配)三、实验步骤1． 逻辑门的各输入端接逻辑开关输出插口,门的输出端接由发光二极管组成的显示插口。
逐个测试逻辑门Y 1-Y 4的逻辑功能，填入表1-1表1-12． 用74LS00和74LS86集成片按全加器线路接线，并测试逻辑功能。
将测试结果填入表 1—2.判断测试是否正确。
图中A i 、B i 为加数，C i —1为来自低位的进位；S i 为本位和,C i 为向高位的进位信号.表1—23.根据设计好的电动机报警信号电路用74LS00集成片按图接线，并经实验验证.将测试结果填入表1—3。
表1-3四、简答题1．Y4具有何种逻辑功能？2．在实际应用中若用74LS20来实现Y=AB时，多余的输入端应接高电平还是低电平? 3．在全加器电路中,当A i=0,S i＊=1，C i=1时C i—1=？数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期 实验项目 实验二 组合逻辑电路的设计一、实验目的1．掌握用3线- 8线译码器74LS138设计组合逻辑电路。
数电实验三 三态门实验
深圳大学实验报告课程名称：数字电子技术基础实验项目名称：实验三：三态门实验学院：光电工程学院专业：光源与照明指导教师：**报告人：黄学号：2016 班级：02 实验时间：2018年11 月07 星期五实验报告提交时间：2018年11 月09 日星期教务处制一、实验目的：1、掌握三态门逻辑功能和使用方法。
2、掌握三态门构成总线的特点和方法。
3、初步学会用示波器测量简单的数字波形。
二、实验仪器：1、四2输入与非门74LS00 1片2、三态输出的四总线缓冲门74LS125 1片3、万用表4、示波器三、实验原理：控制端高电平有效的三态门控制端低电平有效的三态门（a）(b)图1：三态门电路图及电路符号图1(a)为三态门电路图，EN = 0时，电路为正常的与非工作状态，控制端低电平有效。
当EN = 1时，门电路输出端处于高阻状态。
四、实验内容与步骤：实验内容：1、74LS125三态门的输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接低电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
2、74LS125三态输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接高电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
3、用74LS125两个三态门输出构成一条总线。
使两个控制端一个为低电平，另一个为高电平。
一个三态门的输入接100kH Z信号，另一个三态门的输入接10kH Z信号。
用示波器观察三态门的输出。
具体实验步骤如下：1.按照图3.1连接电路，图中K1、K2和K3是逻辑开关输出，电压表指示电压测量点。
按入或弹出逻辑开关K3、K2、K1，则改变74LS00一个与非门输入端、74LS125三态门控制端、三态门输入端的电平。
《数字电子技术》实验手册
数字电子技术实验手册云南师范大学信息学院2011．8实验一 门电路一、 实验目的1、验证常用TTL 门电路的逻辑功能；2、熟练掌握常用仪器仪表的使用。
二、实验内容完成与非门、或非门、与或非门、异或门及非门逻辑功能测试 三、实验设备及器件1、数字电路实验台 1台2、集成电路芯片74LS00（二输入四与非门） 1片 74LS02（二输入四或非门） 1片 74LS51（双2-3输入与或非门） 1片 74LS86（二输入四异或门） 1片 74LS04（六非门） 1片 四、实验步骤1、与非门逻辑功能测试用74LS00二输入四与非门进行实验。
(1) 按图1接线。
图1 与非门逻辑功能测试电路(2) 按表1要求通过开关改变输入端A 与B 的电平值，将输出端测试结果填入表中。
2、或非门逻辑功能测试+5V接开关 接LED F A B用74LS02二输入四或非门进行实验。
（1）按图2接线。
图2 或非门逻辑功能测试电路（2） 按表2要求通过开关改变输入端A 与B 的电平值，将输出端测试结果填入表中。
3用74LS51双2-3输入与或非门进行实验。
(1) 按图3接线。
图3 与或非门逻辑功能测试电路(2) 按表3要求通过开关改变输入端A 、B 、C 与D 的电平值，将输出端测试结果填入表中。
+5V 接LED F +5V 接开关 接LED F ABCD4、异或门逻辑功能测试用74LS86二输入四异或门进行实验。
(1) 按图4接线。
图4 异或门逻辑功能测试电路(2) 按表4要求通过开关改变输入端A 与B 的电平值，将输出端测试结果填入表中。
5、非门逻辑功能测试用74LS04六非门进行实验。
（1）按图5接线。
图5 非门逻辑功能测试电路+5V接开关 接LED F A +5V接开关接LED FA B(3)按表5要求通过开关改变输入端A与B的电平值，将输出端测试结果填入表中。
五、思考题如何利用74LS00与非门实现“与电路”、“或电路”、“或非电路”、“异或电路”？试用门电路符号画出电路图。
西北工业大学-数字电子技术基础-实验报告-实验2
西北⼯业⼤学-数字电⼦技术基础-实验报告-实验2数字电⼦技术基础第⼆次实验报告⼀、题⽬代码以及波形分析1. 设计⼀款可综合的2选1多路选择器①编写模块源码module multiplexer(x1,x2,s,f);input x1,x2,s;output f;assign f=(~s&x1)|(s&x2);endmodule②测试模块`timescale 1ns/1psmodule tb_multiplexer;reg x1_test;reg x2_test;reg s_test;wire f_test;initials_test=0;always #80 s_test=~s_test;initialbeginx1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;#20x1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;endmultiplexer UUT_multiplexer(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test));endmodule③仿真后的波形截图④对波形的分析本例⽬的是令s为控制信号，实现⼆选⼀多路选择器。
分析波形图可以知道，s为0时，f 输出x1信号；s为1时，f输出x2信号。
所以实现了⽬标功能。
2. 设计⼀款可综合的2-4译码器①编写模块源码module dec2to4(W,En,Y);input [1:0]W;input En;output reg [0:3]Y;always@(W,En)case({En,W})3'b100:Y=4'b1000;3'b101:Y=4'b0100;3'b110:Y=4'b0010;3'b111:Y=4'b0001;default:Y=4'b0000;endcaseendmodule②测试模块`timescale 1ns/1psmodule tb_dec2to4;reg [1:0]W_test;reg En_test;wire [0:3]Y_test;initialEn_test=0;always #80 En_test=~En_test;initialbeginW_test=2'b00;#20W_test=2'b01;#20W_test=2'b11;#20W_test=2'b10;#20W_test=2'b00;#20W_test=2'b01;#20W_test=2'b11;#20W_test=2'b10;#20W_test=2'b00;enddec2to4 UUT_dec2to4(.W(W_test),.En(En_test),.Y(Y_test));endmodule③仿真后的波形截图④对波形的分析本例⽬的是实现可综合的2-4译码器，其中数组W是输⼊信号，共有两个值，输⼊⼀个两位⼆进制数据，⽬的是通过译码器将它转换成独热码，数组Y是输出信号，输出四个⼆进制数据，构成独热码。
数字电子技术实验报告
《数字电子技术》实验报告实验序号：01 实验项目名称：门电路逻辑功能及测试学号姓名专业、班级实验地点物联网实验室指导教师时间2016.9.19一、实验目的1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。
2. 掌握数字电路实验箱及示波器的使用方法。
3、学会检测基本门电路的方法。
二、实验仪器及材料1、仪器设备：双踪示波器、数字万用表、数字电路实验箱2. 器件：74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片三、预习要求1. 预习门电路相应的逻辑表达式。
2. 熟悉所用集成电路的引脚排列及用途。
四、实验内容及步骤实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。
注意集成块芯片不能插反。
线接好后经实验指导教师检查无误方可通电实验。
实验中改动接线须先断开电源，接好线后再通电实验。
1.与非门电路逻辑功能的测试（1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口，输出端接电平显图 1.1示发光二极管D1~D4任意一个。
（2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。
表1.1输入输出1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（v）H H H H 0 0L H H H 1 1L L H H 1 1L L L H 1 1L L L L 1 12. 异或门逻辑功能的测试图 1.2（1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接逻辑开关(K1~K4)，输出端A、B、Y接电平显示发光二极管。
（2）将逻辑开关按表1.2的状态，将结果填入表中。
表1.2输入输出1(K1) 2(K2) 4(K35(K4) A B Y 电压（V）L H H H H L LLHHHHLLLHHLLLLLHH111111113. 逻辑电路的逻辑关系测试（1）用74LS00、按图1.3，1.4接线，将输入输出逻辑关系分别填入表1.3、表1.4中。
数电实验报告
数字电子技术实验报告学号：姓名：班级：实验一组合逻辑电路分析一、实验用集成电路引脚图74LS00集成电路：74LS20集成电路：二、实验内容1．ABCD接逻辑开关，“1”表示高电平，“0”表示低电平。
电路图如下:A=B=C=D=1时（注：逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。
）表格记录：结果分析：由表中结果可得该电路所实现功能的逻辑表达式为：F=AB+CD。
在multisim软件里运用逻辑分析仪分析，可得出同样结果：2．密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为”1”,将锁打开。
否则，报警信号为”1”，则接通警铃。
试分析密码锁的密码ABCD是什么？电路图如下:A=B=C=D=1时A=B= D=1，C=0时2.5 VA= D=1，B=C=0时记录表格：结果分析：由表可知，只有当A=D=1，B=C=0时，开锁灯亮；其它情况下，都是报警灯亮。
因此，可知开锁密码是1001。
三、实验体会与非门电路可以实现多种逻辑函数的功能模拟，在使用芯片LS7400和LS7420时，始终应该注意其14脚接高电平，8脚接地，否则与非门无法正常工作。
利用单刀双掷开关，可以实现输入端输入高/低电平的转换；利用LED灯可以指示输出端的高低电平。
实验二组合逻辑实验（一）半加器和全加器一、实验目的熟悉用门电路设计组合电路的原理和方法步骤。
二、预习内容1.预习用门电路设计组合逻辑电路的原理和方法步骤。
2.复习二进制数的运算。
①用与非门设计半加器的逻辑图。
②完成用异或门、与非门、与或非门设计全加器的逻辑图。
③完成用异或门设计的三变量判奇电路的原理图。
三、参考元件74LS283： 74LS00：74LS51： 74LS136：四、实验内容1．用与非门组成半加器，用异或门、与或非门、与非门组成全加器。
实验结果填入表中。
（1）与非门组成的半加器。
电路图如下（J1、J2分别代表Ai、Bi，图示为Ai、Bi分别取不同的电平时的仿真结果）：2.5 V2.5 V2.5 V记录表格：（2）异或门、与或非门、与非门组成的全加器。
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《数字电子技术基础实验》实验报告学院：学号：姓名：专业：实验时间：实验地点：2016 年12 月Figure 5.51 n位移位寄存器一、实验目的及要求编写testbench 验证Figure 5.51源代码功能，实现n位移位寄存器。
了解并熟悉移位寄存器的工作原理功能；熟悉n位移位寄存器的逻辑功能。
所需功能：实现所需功能需要R，Clock，L，w，Q，5个变量，其中参数n 设为缺省值16，以定义触发器的个数。
当时钟信号Clock从0变为1时刻，正边沿触发器做出响应：当L=0时，对输出结果Q进行向右移位，将w的值赋给Q的最高位，实现移位；当L=1时，将输入R的值寄存在Q中；所需EDA工具及要求：Modelsim：1、在Modelsim中建立工程，编写Figure 5.51 模块的源码；2、编写Figure 5.51 的测试模块源码，对Figure 5.51 进行仿真、测试，观察仿真波形图并进行分析等；Synplify Pro：1、使用Synplify Pro对Figure 5.51 进行综合，得到RTL View、Technology View、综合报表等，进行观察、分析等；二、实验内容与步骤1、在Modelsim中建立工程，编写Figure 5.51 模块的源码；本题实现的是一个n位移位寄存器，触发器对时钟信号Clock敏感，为正边沿敏感型。
L实现对Q的控制，若L=1，则将R寄存到Q中；若L=0，则对Q向右移位。
如下图是一个4位移位寄存器图表说明了该四位移位寄存器的移位过程module shiftn (R, L, w, Clock, Q);parameter n = 16;input [n-1:0] R;input L, w, Clock;output reg [n-1:0] Q;integer k;always @(posedge Clock)if (L)Q <= R;elsebeginfor (k = 0; k < n-1; k = k+1)Q[k] <= Q[k+1];Q[n-1] <= w;endendmodule这是可用于表示任意位宽的移位寄存器的代码，其中参数n设为缺省值16，以定义触发器的个数。
R和Q的位宽用n定义，描述移位操作的else 分支语句用for循环语句实现，可适用于由任意多个触发器组成的移位操作。
2、编写Figure 5.51 的测试模块源码，对Figure 5.51 进行仿真、测试，观察仿真波形图并进行分析等；`timescale 1ns/1nsmodule shiftn_tb;parameter n = 16;reg [n-1:0] R;reg L, w, Clock;wire [n-1:0] Q;integer i;initialbeginL=1'b0;Clock=1'b0;w=1'b0;R=16'b0;endalways #5 Clock = ~Clock;always #10 L=~L;always #20 w=~w;alwaysfor(i=0;i<16*16*16*16;i=i+1)begin#2 R=R+1;endinitial#1000000000 $stop;shiftn e1(R, L, w, Clock, Q);endmodule这是可用于表示任意位宽的移位寄存器的测试模块源码。
将变量R，Clock，L，w初始化为零，采用for循环语句对变量进行改变，R和Q的位宽依然用n定义。
3、使用Synplify Pro对XXX进行综合，得到RTL View、Technology View、综合报表等，进行观察、分析等；（建议用Altera Cyclone II EP2C20器件）4、使用QuatusII进行RTL Simulation、Gate Level Simulation操作，进行测试、观察仿真波形图并进行分析等。
三、实验结果与数据处理1.仿真图初始时，R=0,Clock=0,L=0,w=0;当Clock由0变1且L=0的时刻，Q向右移位；Clock由1变0以及保持不变时，不论L为何值，Q不变；当当Clock由0变1且L=1的时刻，Q=R；2.RTL View图中参数n设为缺省值16，以定义触发器的个数。
若L=1，当触发器在时钟正沿时，Q=R;若L=0，当触发器在时钟正沿时，将Q向右移一位，将w赋给最高位。
通过观察RTL View视图，结合源码，可见在源码中always语句判断时钟信号，用if-else语句判断左移还是右移，for语句进行移位操作，w和R一起可以看作是17位的数，解决了移位时最高位的问题，结合RTL View图从图中元器件来分析我们的源码基本需要这些器件来实现。
3.Technology View四、分析与讨论1.在仿真时有时会出现以下错误：# Error opening D:/code test/figure5.51 - tb.v# Path name 'D:/code test/figure5.51 - tb.v' doesn't exist.以及：# Error: invalid command name "::.main_pane.dataflow.interior.cs.body.pw.df.c"# Error: invalid command name "::.main_pane.dataflow.interior.cs.body.pw.df.c"# Error: invalid command name "::.main_pane.dataflow.interior.cs.body.pw.df.c"# Error: invalid command name "::.main_pane.dataflow.interior.cs.body.pw.df.c"2.Verilog源代码中不能有中文符号，尤其是中文空格，因为这一点不容易发现而导致一直编译不过。
Figure 5.53 有并行载入端的4位递增计数器一、实验目的及要求编写testbench 验证Figure 5.53源代码功能，实现有并行载入端的4位递增计数器。
目的：了解并熟悉递增计数器的工作原理熟悉4位递增计数器的逻辑功能所需功能：实现所需功能需要R，Resetn，Clock，L，E，Q，5个变量。
计数器中的触发器在Resetn从0变为1时刻，将计数器异步复位，否则当时钟信号Clock从0变为1时刻，正边沿触发器做出响应：当L=1时，计数器中的触发器从输入R并行加载数据，否则当E=1时，计数器递增计数；所需EDA工具及要求：Modelsim：1、在Modelsim中建立工程，编写Figure 5.53模块的源码；2、编写Figure 5.53的测试模块源码，对Figure 5.53进行仿真、测试，观察仿真波形图并进行分析等；Synplify Pro：1、使用Synplify Pro对Figure 5.53进行综合，得到RTL View、TechnologyView、综合报表等，进行观察、分析等；二、实验内容与步骤1、在Modelsim中建立工程，编写Figure 5.53模块的源码；本题实现的是一个有并行载入端的4位递增计数器，触发器对时钟信号Clock敏感，为正边沿敏感型；对异步复位信号Resetn敏感，为负边沿敏感型，当Resetn=0时，Q=0。
L，E实现对Q的控制，若L=1，则将R寄存到Q中；若L=0，则在使能输入E的控制下计数器递增计数。
下图是一个包含使能和清零功能的递增计数器。
module upcount (R, Resetn, Clock, E, L, Q);input [3:0] R;input Resetn, Clock, E, L;output reg [3:0] Q;always @(negedge Resetn, posedge Clock)if (!Resetn)Q <= 0;else if (L)Q <= R;else if (E)Q <= Q + 1;endmodule这段代码描述了一个递增计数器。
该计数器除了复位输入端之外，还有一个并行加载输入端，并行数据由输入向量R提供。
第一个if语句与所示代码一样实现异步复位；else if分支语句说明，如果L=1，则计数器的触发器在时钟正沿时从输入R并行加载数据；如果L=0，则在使能输入E的控制下计数器递增计数。
2、编写Figure 5.53的测试模块源码，对Figure 5.53进行仿真、测试，观察仿真波形图并进行分析等；`timescale 1ns/1nsmodule upcount_tb;reg [3:0] R;reg Resetn, Clock, E, L;wire [3:0] Q;integer i;initialbeginResetn=1'b0;Clock=1'b0;E=1'b0;L=1'b0;R=4'b0;endalways #5 Clock=~Clock;always #10 Resetn=~Resetn;always #20 L=~L;always #40 E=~E;alwaysfor(i=0;i<16;i=i+1)begin#2 R=R+1;endinitial#100000 $stop;upcount e(R, Resetn, Clock, E, L, Q);endmodule3、使用Synplify Pro对XXX进行综合，得到RTL View、Technology View、综合报表等，进行观察、分析等；（建议用Altera Cyclone II EP2C20器件）4、使用QuatusII进行RTL Simulation、Gate Level Simulation操作，进行测试、观察仿真波形图并进行分析等。
三、实验结果与数据处理1.仿真图初始时，R=0,Clock=0,L=0,E=0,Resetn=0;当Clock由0变为1时，Resetn=0，故Q不变；当Clock再次由0变为1时，此时Resetn=1，L=1，故Q=R；当Clock又一次由0变为1时，此时Resetn=1，L=0，E=1故Q=Q+1；当Clock又一次由0变为1时，此时Resetn=1，L=0，E=0故Q不变；当Resetn由1变为0时，不论其他量如何变化，Q=0；2.RTL View当Resetn=0时，Q=0；当Resetn=1且L=1时，计数器的触发器在时钟正沿时从输入R并行加载数据，Q=R；当Resetn=1且L=0，E=1时，计数器的触发器在时钟正沿时递增计数。