杭电计组实验1-全加器设计实验
一位全加器实验报告
一位全加器实验报告一位全加器实验报告引言：全加器是数字电路中常用的逻辑门，用于将两个二进制数相加并输出和与进位。
本实验旨在通过搭建一位全加器电路并进行测试，加深对数字电路原理的理解。
一、实验背景数字电路是现代电子技术中的重要组成部分，其广泛应用于计算机、通信等领域。
全加器作为数字电路的基础，具有重要的意义。
全加器的设计和实现对于提高计算机的运算速度和效率至关重要。
二、实验目的1. 了解全加器的原理和工作方式；2. 掌握全加器的电路搭建方法；3. 进行全加器的测试，验证其正确性。
三、实验材料和器件1. 电路实验箱；2. 电源；3. 逻辑门集成电路（如74LS08、74LS32等）；4. 连线和插线板。
四、实验原理全加器是由两个半加器和一个或门组成的。
半加器用于计算两个二进制位的和与进位，全加器则利用半加器的结果和第三个输入位的进位来计算三个二进制位的和与进位。
五、实验步骤1. 首先，将所需的逻辑门集成电路插入插线板中；2. 将电源连接到插线板上的电源接口上，并调整电源电压；3. 按照全加器的电路图，将逻辑门按正确的方式连接起来；4. 完成电路的搭建后，将输入信号接入逻辑门的输入端，将输出信号接入逻辑门的输出端；5. 打开电源，观察输出结果；6. 调整输入信号，测试多种情况下的输出结果。
六、实验结果与分析通过实验，我们得到了全加器的输出结果。
在输入信号为0、0、0的情况下，输出结果为0、进位为0；在输入信号为0、1、0的情况下，输出结果为1、进位为0；在输入信号为1、1、0的情况下，输出结果为0、进位为1；在输入信号为1、1、1的情况下，输出结果为1、进位为1。
实验结果与预期一致，说明全加器的电路搭建正确。
七、实验总结通过本次实验，我们深入了解了全加器的原理和工作方式，并通过实际操作验证了其正确性。
全加器作为数字电路中的重要组成部分，对于计算机等领域的应用具有重要意义。
通过实验，我们不仅加深了对数字电路原理的理解，还提高了实际操作的能力。
实验1全加器实验
实验1 全加器实验1.1 实验目的1）熟悉多思计算机组成原理网络虚拟实验系统的使用方法。
2）掌握全加器的逻辑结构和电路实现方法。
1.2 实验要求1）做好实验预习，复习全加器的原理，掌握实验元器件的功能特性。
2）按照实验内容与步骤的要求，独立思考，认真仔细地完成实验。
3）写出实验报告。
1.3 实验电路本实验使用的主要元器件有：与非门、异或门、开关、指示灯。
i i i图1.1 一位全加器实验电路一位全加器的逻辑结构如图1.1所示，图中涉及的控制信号和数据信号如下：1）A i、B i：两个二进制数字输入。
2）C i：进位输入。
3）S i：和输出。
4）C i+1：进位输出。
1.4 实验原理1位二进制加法器有三个输入量：两个二进制数字A i、B i和一个低位的进位信号C i，这三个值相加产生一个和输出Si以及一个向高位的进位输出C i+1，这种加法单元称为全加器，其逻辑方程如下：S i=A i⊕B i⊕C i (1.1)C i+1=A i B i+B i C i+C i A i1.5 实验内容与步骤1. 运行虚拟实验系统，从左边的实验设备列表选取所需组件拖到工作区中，按照图1.1所示搭建实验电路，得到如图1.2所示的实验电路。
图1.2 一位全加器虚拟实验电路2. 打开电源开关，按表1-1中的输入信号设置数据开关，根据显示在指示灯上的运算结果填写表1-1中的输出值。
表1-1 一位全加器真值表输入输出Ai Bi Ci Si Ci+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 13. 关闭电源开关，增加元器件，实现一个2位串行进位并行加法器。
用此加法器进行运算，根据运算结果填写好表1-2。
表1-2 2位串行进位并行加法器真值表输入输出A2A1B2B1C1S2S1C30 1 0 1 00 1 0 1 11 0 0 1 01 0 0 1 11 0 1 1 01 1 1 1 11.6 思考与分析1. 串行进位并行加法器的主要缺点是什么？有改进的方法吗？2. 能使用全加器构造出补码加法/减法器吗？。
设计全加器实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用Quartus II软件进行原理图输入、编译、仿真和下载等操作。
3. 培养学生动手实践能力和创新思维。
二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够处理来自低位的进位输入。
全加器由两个半加器和两个或门组成。
其中，两个半加器分别用于处理两个一位二进制数的相加，而两个或门则用于处理来自低位的进位输入。
全加器的输入信号包括三个：两个加数A和B，以及来自低位的进位输入Cin。
输出信号包括两个：和S和进位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验器材1. Quartus II软件2. FPGA开发板3. 连接线4. 电源四、实验步骤1. 创建工程（1）打开Quartus II软件，选择“File”→“New Project Wizard”创建新工程。
（2）填写工程名称、工程路径等信息，点击“Next”。
（3）选择目标器件，点击“Next”。
（4）选择“Block Diagram/Schematic File”作为工程类型，点击“Next”。
（5）填写工程文件名称，点击“Finish”。
2. 设计全加器原理图（1）在原理图编辑窗口中，双击鼠标左键弹出元件输入对话框。
（2）在对话框右侧打开元件库，找到所需的半加器、或门等元件。
（3）将半加器和或门等元件拖入原理图编辑窗口。
（4）连接元件，形成全加器电路。
3. 编译工程（1）选择“Processing”→“Start Compilation”开始编译。
（2）等待编译完成，检查编译报告。
4. 仿真（1）选择“Simulation”→“Start Simulation”开始仿真。
（2）在仿真窗口中观察波形，验证全加器电路的功能。
5. 下载到FPGA开发板（1）选择“Tools”→“Programmer”打开编程器。
实验一 一位全加器设计
实验名称一位全加器设计指导老师尚丽娜成绩
专业电科班级 1102 姓名汪磊学号 31102333
一、实验目的
1、学习QuartusII软件，学习使用原理图输入法设计电路。
2、学习DE1平台基本构成，能够使用DE1平台进行简单设计。
二、实验要求
使用QuartusII原理图输入法设计一位全加器，要求自行设计一位全加器电路图，使用基本门电路构成一位全加器。
使用QuartusII软件进行电路输入，并对设计电路进行仿真，并下载到硬件平台。
三、实验设备
PC机、DE1硬件平台
四、实验原理
Ci A B S C0
根据真值表可得出逻辑表达式
S=Ci⊕Ａ⊕Ｂ
C0=AB+ACi+BCi
其中A,B为要相加的数，Ci为进位输入；S为和，Co是进位输出；
五、实验过程
根据逻辑表达式即可画出逻辑电路图，如下图所示
异或：XOR 二输入与门：and2 三输入或门：or3
六、实验结果
经过程序仿真以后得到功能仿真时序图
通过观察，可以明显看到真值表中所描述和的八种状态中在时序图中都有所呈现，从而反向验证了我的逻辑电路图的正确性。
七、心得体会
通过对QuartusII软件的学习，我对数字电路有了更直观具体的了解，并且对数字电路，对可编程逻辑器件产生了浓厚的兴趣，希望自己能在这门课程中与老师多交流，
多学习。
一位全加器 实验报告
一位全加器实验报告实验报告：全加器的原理与实验一、实验目的本实验旨在探究全加器的原理及其在数字电路中的应用，通过实际操作加深对全加器的理解，并掌握其工作原理和性能特点。
二、实验器材1. 74LS86集成电路芯片2. 电源3. 示波器4. 逻辑分析仪5. 连接线6. 示波器探头三、实验原理全加器是数字电路中常用的逻辑运算器件，用于实现三个二进制数的相加运算。
全加器由两个半加器和一个进位输入组成，能够实现三个二进制数的相加运算，并输出相应的和与进位。
全加器的工作原理是基于二进制加法的逻辑运算规则，通过逻辑门的组合实现。
四、实验步骤1. 将74LS86集成电路芯片插入实验板中，并连接电源。
2. 将输入端A、B、Cin分别与电源接通，观察输出端Sum和Cout的变化。
3. 使用逻辑分析仪和示波器对输入端和输出端进行观测和分析，记录实验数据。
4. 分别改变输入端A、B、Cin的状态，观察输出端Sum和Cout的变化，记录实验数据。
5. 对实验数据进行分析和总结，验证全加器的工作原理和性能特点。
五、实验结果通过实验观测和数据分析，得出以下结论：1. 全加器能够实现三个二进制数的相加运算，并输出相应的和与进位。
2. 输入端A、B、Cin的状态改变会影响输出端Sum和Cout的变化，符合二进制加法的逻辑运算规则。
3. 74LS86集成电路芯片的性能稳定，能够满足数字电路的应用要求。
六、实验总结本实验通过实际操作加深了对全加器的理解，掌握了全加器的工作原理和性能特点。
全加器作为数字电路中常用的逻辑运算器件，具有重要的应用价值，能够实现二进制加法运算，广泛应用于计算机、通信等领域。
通过本实验的学习，对数字电路和逻辑运算有了更深入的理解，为今后的学习和工作打下了坚实的基础。
七、实验建议在实验过程中，应注意安全操作，避免短路和电路损坏。
同时，对实验数据进行仔细分析和总结，加深对全加器的理解，为今后的学习和应用提供有力支持。
一位全加器的实验报告
一位全加器的实验报告实验报告：全加器的实验摘要：本实验旨在通过实际操作，了解全加器的原理和工作方式。
通过搭建全加器电路，观察其输入输出关系，验证全加器的功能和性能。
实验结果表明，全加器能够正确地实现三个输入位的加法运算，并且输出结果符合预期。
引言：全加器是数字电路中常用的逻辑电路之一，用于实现多位数的加法运算。
它能够接受三个输入位（A、B、Cin），并输出两个输出位（Sum、Cout）。
全加器的设计和实现对于理解数字电路和计算机原理具有重要意义。
实验步骤：1. 准备实验所需的电子元件和工具，包括逻辑门、电阻、LED灯等。
2. 根据全加器的逻辑电路图，搭建实验电路。
3. 将输入位（A、B、Cin）和电源连接，观察LED灯的亮灭情况。
4. 调整输入位的数值，记录LED灯的亮灭情况。
5. 分析实验结果，验证全加器的功能和性能。
实验结果：经过实验操作和数据记录，我们得出以下结论：1. 当输入位（A、B、Cin）为000时，LED灯均熄灭。
2. 当输入位（A、B、Cin）为001时，LED灯中的某些亮起，表明输出位（Sum、Cout）的数值。
3. 当输入位（A、B、Cin）为111时，LED灯均亮起。
结论：通过本次实验，我们成功地搭建了全加器电路，并验证了其正确的工作方式。
全加器能够实现三个输入位的加法运算，并输出符合预期的结果。
这对于我们理解数字电路和计算机原理具有重要的意义。
展望：在今后的学习和实践中，我们将进一步深入研究数字电路和逻辑电路的原理，不断提高自己的实验操作能力和理论水平，为将来的科研和工程实践做好充分的准备。
杭电计组实验1-全加器设计实验
杭电计组实验1-全加器设计实验杭州电子科技大学计算机学院实验报告实验项目：实验1-全加器设计实验课程名称：计算机组成原理与系统结构课程设计姓名：学号：同组姓名：学号：实验位置（机号）：自己的笔记本实验日期：指导教师：实验内容（算法、程序、步骤和方法）一、实验目的（1），学习ISE工具软件的使用及仿真方法（2）学习FPGA程序的下载方法（3）熟悉Nexys3实验板（4）掌握运用VerilogHDL进行结构描述与建模的技巧和方法（5）掌握二进制全加器的原理和设计方法二、实验仪器ISE工具软件三、步骤、方法（1）启动XilinxISE 软件，选择File-NewProject,输入工程名，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。
（2）在工程管理区的任意位置右击，选择NewSource命令。
弹出NewSourceWizard对话框，选择VerilogModule,并输入Verilog文件名shiyan1，点击Next按钮进入下一步，点击Finish完成创建。
（3）编辑程序源代码，然后编译，综合；选择Synthesize--XST项中的CheckSyntax右击选择Run命令，并查看RTL视图；如果编译出错，则需要修改程序代码，直至正确。
（4）在工程管理区将View类型设置成Simulation，在任意位置右击，选择NewSource命令，选择VerilogTestFixture选项。
输入文件名shiyan1_test，点击Next，点击Finish，完成。
编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。
（5）由于实验一并未链接实验板，所以后面的链接实验板的步骤此处没有。
操作过程及结果一、操作过程实验过程和描述：moduleshiyan1(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;wi reS1,S2,S3;xorXU1(F,A,B,C),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,C);or OU1(Ci,S2,S3);endmodule仿真代码moduleshiyan1_test;//InputsregA;regB;regC;//OutputswireF;wireCi;/ /InstantiatetheUnitUnderTest(UUT)shiyan1uut(.A(A),.B(B),.C(C),.F(F),. Ci(Ci));initialbegin//InitializeInputsA=0;B=0;C=0;//Wait100nsforgloba lresettofinish#100;//AddstimulushereA=0;B=0;C=0;#100A=0;B=0;C=1;#100A =0;B=1;C=0;#100A=0;B=1;C=1;#100A=1;B=0;C=0;#100A=1;B=0;C=1;#100A=1;B= 1;C=0;#100A=1;B=1;C=1;EndRTL图二、结果思考题：（（1）根据查看顶层模块RTL的最外层的输入输出接口，和实验指导书式（14.1）所示电路相比，该电路图的输入输出引脚和这个加法器的引脚图式是相符合的。
实验1：1位全加器 实验报告
EDA 技术基础实验报告
实验项目名称：用原理图输入法设计1位加法器
学院专业：信息学院电子专业
姓名：
学号：
验日期：20 实验成绩：
实验评定标准：
一、实验目的
熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法。
二、实验器材
电脑一台
Quartus Ⅱ软件
三、实验内容与步骤
1.在Quartus Ⅱ软件中建立工程，画图生成一个半加器的.bdf文
件。
2.将此半加器文件设置成可调用的元件，使之成为一个元件符号
存盘。
3.设计全加器顶层文件，以.bdf存盘。
4.将设计项目（.bdf文件）设置成工程和时序仿真。
5.截图保存波形文件图，及仿真结果。
四、实验电路图（程序）
1.半加器电路原理图如下:
半加器h_adder.bdf电路原理图（1）
2.全加器电路原理图如下:
全加器f_adder.bdf 电路原理图（2）
五、实验仿真结果及分析
全加器的仿真波形图如下：
全加器波形仿真图（3）
分析：
ain, bin, cin 三段为输入，sum 为和，com 为进位，满足逻辑表达式
{sum =(ain ′bin ′cin ′+ain bin ′cin +ain ′bin cin +ain bin cin ′）‘com =(ain ′bin ′+bin ′cin ′+ain′cin′)′。
一位全加器的实验报告
一位全加器的实验报告一位全加器的实验报告摘要：本实验旨在通过搭建一位全加器电路，探究数字电路中的加法运算原理。
通过实验，我们成功验证了全加器的功能，并观察到了其在二进制加法中的作用。
实验结果表明，全加器是一种重要的数字电路元件，能够实现多位二进制数的相加运算。
引言：全加器是一种常见的数字电路元件，用于实现二进制数的相加运算。
它能够处理两个输入位和一个进位位，并输出一个和位和一个进位位。
全加器的设计和实现对于数字电路的理解和应用具有重要意义。
本实验将通过搭建一位全加器电路，探究其工作原理和应用。
材料与方法：1. 逻辑门：与门、或门、异或门、非门2. 连线材料：导线、电源线3. 电源：直流电源4. 示波器：用于观察电路输出波形实验步骤：1. 按照电路图搭建一位全加器电路，包括两个输入位A和B，一个进位位Cin，一个和位S和一个进位位Cout。
2. 将电源线连接至电路，确保电路正常供电。
3. 分别将输入位A和B的电平信号输入到与门和异或门中，将进位位Cin的电平信号输入到与门中。
4. 将与门和异或门的输出信号输入到或门中，得到和位S的输出信号。
5. 将与门的输出信号输入到与非门中，得到进位位Cout的输出信号。
6. 使用示波器观察和位S和进位位Cout的波形。
结果与讨论：通过实验观察，我们得到了一位全加器的输出波形。
当输入位A和B均为0时，和位S和进位位Cout均为0；当输入位A和B均为1时，和位S为0，进位位Cout为1；当输入位A和B中有一个为1时，和位S为1，进位位Cout为0；当输入位A和B均为1时，和位S和进位位Cout均为1。
这一结果与全加器的逻辑运算规则相符，验证了全加器电路的正确性。
全加器在二进制加法中起到了关键作用。
通过将多个全加器连接起来，我们可以实现多位二进制数的相加运算。
在实际应用中，全加器被广泛应用于计算机的算术逻辑单元(ALU)中，用于实现加法和其他运算。
结论：通过本实验，我们成功搭建了一位全加器电路，并验证了其在二进制加法中的功能。
数字逻辑实验一(全加器)
《数字逻辑》实验报告实验名称：＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿学号：＿＿＿＿＿＿姓名：＿＿＿＿＿＿同组者：＿＿＿＿＿＿时间：＿＿＿＿＿一．实验目的二．实验原理（画接线图）三．实验设备四．实验内容五．结果与讨论实验一组合逻辑电路的设计与测试（全加器）一．实验目的掌握组合逻辑电路的设计与测试方法。
二．实验原理用中、小规模集成电路来设计组合电路是常见的逻辑电路，设计电路的一般步骤如图1-1所示。
图1－1根据设计任务的要求建立输入、输出变量，并列出真值表，然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。
并按实际选用逻辑门的类型修改逻辑表达式。
根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路，最后，用实验来验证设计的正确性。
三．实验设备和器件1．多功能数字逻辑实验仪DVCC2．万用表3．芯片若干（74LS08（与门）、 74LS86（异或）、74LS32（或门））4．导线若干四．实验内容设计一位全加器，要求用异或门、与门、或门组成。
五．实验报告1．列写实验任务的设计过程，画出设计的电路图。
2．对所设计的电路进行实验测试，记录测试结果。
六．思考题“与或非”门中，当某一组与端不用时，应如何处理？附：（74LS08（与门）、 74LS86（异或）、 74LS32（或门）1,2――入3－出4,5――入6－出9,10－入8－出12,13－入11－出7－地14－电源DVCC简介：它是一种智能多功能数字逻辑实验仪，内置单片机存储了大量示范实验软件，提供自动和非自动两类实验方式。
自动实验方式：自动输出并显示所选实验的输入信号和正确的输出信号。
非自动实验方式：实验信号由实验者自动产生。
现采用非自动实验方式。
置KC2－StoP KC0－NumBK0~K7: 8路开关输入（接电路输入）LS0~LS7:显示输入的开关信号E8~E15:实验输出（接电路输出）LE8~LE15：显示输出学生实验电路的输出信号本机电源：＋5V（中间位置）DGND－地本例中：（K0－Ai K1―Bi K2－Ci-1拔开关观察LS0~LS2）(Si－E9Ci－E8观察LE9~LE15的输出信号）注意：（1）芯片插入时方向不能错（2）先用万用表测量一下每个芯片7脚是否接地，14脚是否接＋5V电源（3）万用表：黑色表笔――接COM红色表笔―――接＋V开关在V－（20V）按下Power按钮可正常工作。
实验一1位全加器电路设计
实验一1位全加器电路的设计一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路；2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；3、理解层次化的设计方法。
二、实验内容1、用原理图输入方法设计完成一个半加器电路。
并进行编译与仿真。
2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。
3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。
三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件，界面如图1-1示。
图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。
该对话框说明新建工程应该完成的工作。
在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。
输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。
图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框接着点击NEXT进入新建添加文件对话框如图1-4所示。
这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。
这里选择Cyclone 系列的EP1C6Q240C8。
图1-4 新建添加文件对话框图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。
图1-6 添加第三方EDA开发工具对话框本实验只利用Quartus集成环境开发，不使用其它EDA开发工具，直接点击NEXT进入工程信息报告对话框如图1-7所示。
点击Finish完成新建工程项目的建立如图1-8示。
杭电计算机组成原理全加器设计实验
cndmodulc
仿真文件:
module test;
w若A;
re若B;
rcg Ci;
// Outputs
wire F;
wire Co;
// Instantiate the Univ Under Test (UUT)
Add uut (
•A(A),
•Ci(Ci),
•F(F),
A = 0；B = l;Ci = 0;
#100;
A二0;B = l;Ci= 1;
#100;
A = 1；E二0;Ci = 0;
#100;
A = 1；B = 0;Ci = 1;
#100;
A = 1；B = 1 ;Ci = 0;
#100;
A= 1；B二l;Ci=1;
#100;
end
cndmodulc
（接上） 实验內容（算 法、程序、步 骤和方法）
<4）生成BIT文件，下载入FPGA,进行硬件测试。
代码：
Module文件：
module Add(A,B,Ci,F,Co)；
input A,E,Ci；
output F,Co;
wire A,B,Ci,F,Co;
xorXl(F,A,B,Ci),
X2(S2,A,B)；
and Al (SI,A,B),
A2(S3,S2,Ci);
如有侵权请联系告知删除，感谢你们的配合!
杭州电子科技大学计算机学院
实验报告
计算机组成原理
姓
名：
全加器设计实验
班
级
学
号
0
期：2015年4月15日
课程名称: 实验项目: 指导教师: 实脸位置:
一位全加器 实验报告
一位全加器实验报告一位全加器实验报告引言：全加器是数字电路中常见的一种逻辑电路，用于实现二进制加法运算。
在本次实验中，我们将学习并实现一位全加器电路，并通过实验验证其功能和性能。
实验目的：1. 理解全加器的原理和工作方式；2. 掌握全加器的电路设计和实现方法；3. 验证全加器的功能和性能。
实验器材：1. 电路仿真软件（如Proteus、Multisim等）；2. 逻辑门集成电路（如与门、或门、异或门等）；3. 连线材料；4. 示波器（可选）。
实验步骤：1. 确定全加器的真值表，包括输入信号和输出结果的对应关系。
例如，输入信号为A、B和进位Cin，输出结果为和S和进位Cout；2. 根据真值表，设计并搭建全加器电路，使用逻辑门集成电路进行布线；3. 使用电路仿真软件进行仿真验证，输入不同的二进制数值，观察输出结果是否符合预期；4. 如有需要，使用示波器观察电路的工作波形，以进一步验证电路的性能。
实验结果与分析：通过实验，我们成功地实现了一位全加器电路，并验证了其功能和性能。
输入不同的二进制数值，我们观察到输出结果与真值表相符，表明电路的逻辑运算正确。
同时，我们还观察到了电路的工作波形，进一步确认了电路的稳定性和响应速度。
结论：本次实验中，我们学习并实现了一位全加器电路，通过实验验证了其功能和性能。
全加器作为数字电路中常见的逻辑电路，具有重要的应用价值。
在实际应用中，全加器可以被组合成更复杂的电路，用于实现多位二进制加法运算。
通过本次实验，我们不仅掌握了全加器的设计和实现方法，还对数字电路的原理和工作方式有了更深入的了解。
展望：在今后的学习和研究中，我们可以进一步深入研究全加器电路的性能优化和扩展。
例如，可以通过引入更高级的逻辑门集成电路，减少电路的延迟和功耗，提高电路的工作速度和效率。
此外，还可以研究全加器电路在其他领域的应用，如计算机算术单元、密码学等。
通过不断的学习和实践，我们将能够更好地理解和应用数字电路中的全加器。
计算机实验报告---一位全加器
计算机实验报告
一位全加器
系别烟大软件工程
专业班级计093-2
学生姓名李维隆
学生学号200925503223
指导教师潘庆先
一位全加器
一、实验目的
用门电路设计一个一位二进制全加器。
二、实验仪器
ExpEXPERT SYSTEM软件、ispLSI1032E--70LJ84仪器
三、实验原理
四、实验步骤
1.启动后，选择“new project……”新建工程，然后选择器件ispLSI1032E--70LJ84。
2.选择“New source……”并选择“Schematic”建立原理图，并添加好器件，进行引脚锁定。
3.对工程进行编译、连接，通过后进行烧录。
4.观察实验的结果是否正确。
五、心得体会
通过这次试验，使我加深了对计算机组成原理的兴趣，并且更清楚的了解了底层电路的工作方式，加深了印象。
实验一 1位全加器
实验一1位全加器一、实验目的1.掌握QuartusⅡ设计的基本流程；2.熟悉QuartusⅡ编译、仿真；3.掌握QuartusII的引脚分配和下载验证。
二、实验内容1.利用QuartusⅡ完成Verilog HDL文本输入和编译等步骤；2.设置合适的参数，进行功能仿真和时序仿真；3.对引脚进行配置并下载到FPGA芯片中验证全加器的功能。
三、实验步骤1.创建工程1）在D盘中新建文件夹，取名为full_adder，路径为D:＼full_adder。
注意：●文件夹名字不能用中文，也不能包含空格，建议用英文、数字和下划线，最好以英文字母开头，长度在8个字符以内。
●工程文件夹不要设在计算机已有的安装目录中，也不要建立在“桌面”上，更不要将其直接放在安装目录中。
●不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
2）利用向导创建项目芯片选择Cyclone III中的EP3C40Q240C8。
2.输入Verilog HDL文件注意：文件名和模块名要一致3.编译设计文件选择菜单Processing—Start Compilation或单击启动完全编译。
4.仿真1）建立波形文件选择菜单File—New，在New窗口中选择Vector Waveform File选项，单击OK，出现波形编辑窗口。
2）输入信号节点选择菜单Edit—Insert Node or Bus—Node Finder，在Filter框中选择Pin:all，再单击List按钮，可在Nodes Founder对话框中将所需节点添加进去。
3）设置波形参量选择菜单Edit—End time在弹出的窗口中设置仿真结束时间（通常为50us）4)编辑输入信号使用波形编辑器窗口中的赋值快捷键编辑激励波形。
5）保存波形文件6）运行仿真器1）功能仿真在“Assignments”菜单中选择“Setting...”，选择“Simulator Settings”，在“Simulation mode”(仿真模式)列表中选择“Functional”，单击“OK”按钮即可进行功能仿真。
实验一、1位全加器的原理图设计
实验一一位全加器的原理图设计
一、实验目的：
1、学习QuartusⅡ软件的使用，包括软件安装及基本的使用流程。
2、掌握用原理图输入法设计简单组合电路的方法和详细设计流程。
3、掌握原理图的层次化设计方法。
二、实验原理：
本实验要用原理图输入设计方法完成1位全加器的设计。
1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的设计。
采用原理图层次化的设计方法，按照课本4.5节介绍的方法用原理图输入法设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的设计。
三、实验内容和步骤：
1、打开原理图编辑器，完成半加器的设计。
半加器原理图如下：
2、完成1位半加器的设计输入、目标器件选择、编译和仿真各步骤，详细过程见教材4.5节相关内容。
3、正确完成之后，选择“File”/“create/Update”/“Create Symbol file for current file”,将文件变成一个包装好的单一元件模块待调用。
4、调用1位半加器模块可画出以下1 位全加器：
5、保存并完全编译，进行仿真，给出仿真结果。
6、引脚锁定并下载。
7、引脚锁定后再重新编译，并连接实验箱进行下载。
注意第一次下载时的一些设定。
四、根据以上的实验内容写出实验报告，包括实验目的、实验原理、实验内容和步骤、仿真分析、硬件测试，给出仿真波形图及实验总结。
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杭电计组实验1-全加器设计实验
杭州电子科技大学计算机学院实验报告实验项目：实验1-全加器设计实验课程名称：计算机组成原理与系统结构课程设计姓名：
学号：
同组姓名：
学号：
实验位置（机号）：
自己的笔记本实验日期：
指导教师：
实验内容（算法、程序、步骤和方法）一、实验目的（1），学习ISE工具软件的使用及仿真方法（2）学习FPGA程序的下载方法（3）熟悉Nexys3实验板（4）掌握运用VerilogHDL进行结构描述与建模的技巧和方法（5）掌握二进制全加器的原理和设计方法二、实验仪器ISE工具软件三、步骤、方法（1）启动XilinxISE 软件，选择File-NewProject,输入工程名，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。
（2）在工程管理区的任意位置右击，选择NewSource命令。
弹出NewSourceWizard对话框，选择VerilogModule,并输入Verilog文件名shiyan1，点击Next按钮进入下一步，点击Finish完成创建。
（3）编辑程序源代码，然后编译，综合；选择Synthesize--XST项中的CheckSyntax右击选择Run命令，并查看RTL视图；如果编译出错，则需要修改程序代码，直至正确。
（4）在工程管理区将View类型设置成Simulation，在任意位置右击，选择NewSource命令，选择VerilogTestFixture选项。
输入文件名shiyan1_test，点击Next，点击Finish，完成。
编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。
（5）由于实验一并未链接实验板，所以后面的链接实验板的步骤此处没有。
操作过程及结果一、操作过程实验过程和描述：
moduleshiyan1(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;wi reS1,S2,S3;xorXU1(F,A,B,C),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,C);or OU1(Ci,S2,S3);endmodule仿真代码
moduleshiyan1_test;//InputsregA;regB;regC;//OutputswireF;wireCi;/ /InstantiatetheUnitUnderTest(UUT)shiyan1uut(.A(A),.B(B),.C(C),.F(F),. Ci(Ci));initialbegin//InitializeInputsA=0;B=0;C=0;//Wait100nsforgloba lresettofinish#100;//AddstimulushereA=0;B=0;C=0;#100A=0;B=0;C=1;#100A =0;B=1;C=0;#100A=0;B=1;C=1;#100A=1;B=0;C=0;#100A=1;B=0;C=1;#100A=1;B= 1;C=0;#100A=1;B=1;C=1;EndRTL图
二、结果
思考题：
（（1）根据查看顶层模块RTL的最外层的输入输出接口，和实验指导书式（14.1）所示电路相比，该电路图的输入输出引脚和这个加法器的引脚图式是相符合的。
（（2））尝试使用数据流描述方式现实现
FAmoduleshiyan1(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;assi gnF=A^~B^~C;assignCi=(AB)|((A|B)endmodule（3）在编写代码时，我对于结构描述方式建模和数据流描述方式建模都进行了编写，这两种描述方式掌握的还行，所以也没遇到什么太大的问题。
实验体会在这个全加器设计实验中，我对数据流描述方法和结构描述方法有了更深的理解。
这个实验本身并不难，所以我并没有遇到什么难题。
通过做这个全加器设计实验，我对ISE这个软件的运用更加熟练了，也对全加器这个概念有了更深层次的理解，增长了我的知识，强化了我的实践能力以及思考能力。
指导教师评议实验步骤写的时候，最好自己按照所做步骤写，二人不要一模一样。
成绩：
指导教师签名：。